集成电路原理-MOS集成电路的版图设计ppt课件

1、工艺设计工艺设计根据电路特点选择适当的工艺，再按电路中各器件的参数要求，确定满足这些参根据电路特点选择适当的工艺，再按电路中各器件的参数要求，确定满足这些参数的工艺参数、工艺流程和工艺条件。数的工艺参数、工艺流程和工艺条件。电路设计电路设计根据电路的指标和工作条件，确定电路结构与类型，依据给定的工艺模型，进行根据电路的指标和工作条件，确定电路结构与类型，依据给定的工艺模型，进行计算与模拟仿真，决定电路中各器件的参数包括电参数、几何参数等）计算与模拟仿真，决定电路中各器件的参数包括电参数、几何参数等）版图设计版图设计按电路设计和确定的工艺流程，把电路中有源器件、阻容元件及互连以一定的规按电路设计

2、和确定的工艺流程，把电路中有源器件、阻容元件及互连以一定的规则布置在硅片上，绘制出相互套合的版图，以供制作各次光刻掩模版用。则布置在硅片上，绘制出相互套合的版图，以供制作各次光刻掩模版用。5.1 MOS集成电路的寄生效应集成电路的寄生效应 5.1.1 寄生电阻寄生电阻 MOS IC尤其是尤其是Si栅栅MOS电路中，常用的布线一电路中，常用的布线一般有金属、重掺杂多晶硅般有金属、重掺杂多晶硅Poly-Si）、扩散层和难熔）、扩散层和难熔金属金属W、Ti等硅化物几种。由于其特性、电导率等硅化物几种。由于其特性、电导率的差异，用途也有所不同。的差异，用途也有所不同。 随着器件电路尺寸按比例随着器件电

3、路尺寸按比例不断缩小，由互连系统产生的延迟已不容忽略，并成不断缩小，由互连系统产生的延迟已不容忽略，并成为制约为制约IC速度提高的主要因素之一。速度提高的主要因素之一。 1、互连延迟、互连延迟 长互连情况下，寄生分布阻容网络可等效如图长互连情况下，寄生分布阻容网络可等效如图5-1所示。所示。 其中：其中：r，c单位长度的电阻、电容（单位长度的电阻、电容（ /m、F/m）L连线总长度连线总长度 若令：若令：d连线厚度；连线厚度；W连线宽度；连线宽度；电阻率电阻率 tox连线间介质厚度；连线间介质厚度； 扩散层扩散层=1/(Nq)那么：那么： 单位长度下的电阻WdroxoxtWc（5-1） 节点节

4、点i的电位的电位Vi响应与时间响应与时间t的关系：的关系： LrVVVVtVLciiiii)()(11（5-2） 当当L0，有：，有： 22xVdtdVcr（5-3） 近似处理，求解得：近似处理，求解得： 2) 1()()(2NNLcrVout（5-4） LLN假设 ，则有： 2)(2LcrVout （5-5） 留意：留意： 此时，若按集总模型处理：即将整个长连线等效为一总的此时，若按集总模型处理：即将整个长连线等效为一总的R总、总、C总，那么；总，那么； 图图5-2 集总模型等效电路集总模型等效电路 2)(LcrtWLWdLCRVoxoxout总总（5-6） 可见，与分布网络分析情况差可见，

5、与分布网络分析情况差1/2的关系，而与实际测试相的关系，而与实际测试相比，分布模型更为接近。因此，在分析长互连延迟时应采用分比，分布模型更为接近。因此，在分析长互连延迟时应采用分布布RC模型。模型。 例例5-1：知：采用知：采用1m工艺，工艺，n+重掺杂多晶硅互连方块电阻重掺杂多晶硅互连方块电阻R=15 /， 多晶硅与衬底间介质多晶硅与衬底间介质SiO2的厚度的厚度tox=6000。 求：求： 互连长度为互连长度为1mm时所产生的延迟。时所产生的延迟。解：解：采用分布采用分布RC模型，得：模型，得：)(43. 0)101 (10600010854. 89 . 31521t21212123101

6、22oxox22nsLRtLWWdLcroxox补充材料：补充材料： 411 21lnoxoxoxoxfftdtddtLC对于对于1m CMOS工艺，单位长度工艺，单位长度Cff如下表所示。如下表所示。 表表5-1 不同连线层与衬底间的不同连线层与衬底间的Cff 由此，可见上例中单位面积的由此，可见上例中单位面积的边际电场效应电容为：边际电场效应电容为： Cff=0.0434=0.172fF/m2而单位面积的平板电容：而单位面积的平板电容：C平板平板=ox/tox=0.058fF/m2Cff与与C平板已在同一量级，平板已在同一量级，不能忽略，需重新计算：不能忽略，需重新计算： )(08. 1)

7、101 (10)2043. 0058. 0(1521)2(212332nsLCCRff平板（1VDD、VSS尽可能选用金属导电层，并适当增加连线尽可能选用金属导电层，并适当增加连线宽度，只有在连线交叉宽度，只有在连线交叉“过桥时，才考虑其他导电层。过桥时，才考虑其他导电层。（2多晶硅不宜用作长连线，一般也不用于多晶硅不宜用作长连线，一般也不用于VDD、VSS电电源布线。源布线。（3通常应使晶体管等效电阻远大于连线电阻，以避免出通常应使晶体管等效电阻远大于连线电阻，以避免出现电压的现电压的“分压景象，影响电路正常工作。分压景象，影响电路正常工作。 （4在信号高速传送和信号需在高阻连线上通过时，尤

8、其要注在信号高速传送和信号需在高阻连线上通过时，尤其要注意寄生电容的影响：扩散层与衬底间电容较大，很难驱动，在某意寄生电容的影响：扩散层与衬底间电容较大，很难驱动，在某些线路结构中还易引起电荷分享问题，因此，应使扩散连线尽可些线路结构中还易引起电荷分享问题，因此，应使扩散连线尽可能短。能短。 5.1.2 寄生电容CMOSCMCMNCpnCGS, CGDCMOS单位面积栅电容单位面积栅电容=COX，是节点电容的主要组成部分，是节点电容的主要组成部分CM Al-场氧场氧-衬底间的电容（衬底间的电容（CMOS/10）CMN Al-场氧场氧-n+区之间的电容（区之间的电容（2 3CM）Cpn D、S与

9、衬底之间的与衬底之间的pn结电容结电容Nsub， Cpn）CGD对器件工作速度影响较大，可等效为输入端的一个密勒电容：对器件工作速度影响较大，可等效为输入端的一个密勒电容： Cm=(1+KV)CGD，KV为电压放大系数。为电压放大系数。图图5-4 寄生沟道形成示意图寄生沟道形成示意图 场开启场开启当互连跨过场氧区时，如果互连电位足够高，可当互连跨过场氧区时，如果互连电位足够高，可能使场区表面反型，形成寄生沟道，使本不应连通的能使场区表面反型，形成寄生沟道，使本不应连通的有源区导通，造成工作电流泄漏，使器件电路性能变有源区导通，造成工作电流泄漏，使器件电路性能变差，乃至失效。差，乃至失效。预防措

10、施：预防措施：（1增厚场氧厚度增厚场氧厚度tOX，使，使VTF，但需要增长场氧时间，但需要增长场氧时间，对前部工序有影响，并将造成台阶陡峭，不利于布线。对前部工序有影响，并将造成台阶陡峭，不利于布线。（2对场区进行同型注入，提高衬底浓度，使对场区进行同型注入，提高衬底浓度，使VTF。但注意。但注意注入剂量不宜过高，以防止某些寄生电容增大，和击穿电压的注入剂量不宜过高，以防止某些寄生电容增大，和击穿电压的下降。下降。（3版图设计时，尽量把可能产生寄生版图设计时，尽量把可能产生寄生MOS管的扩散区间距管的扩散区间距拉大，以使拉大，以使W/L，ron，但这样将使芯片面积，但这样将使芯片面积，集成度，

11、集成度。 5.1.4 CMOS电路中的闩锁Latch-up效应闩锁效应为CMOS电路所独有，是由于CMOS结构中存在pnpn四层结构所形成的寄生可控硅造成的。所以nmos或pmos电路中不会出现。1、CMOS电路中寄生可控硅结构的形成 图图5-5 CMOS反相器剖面图和寄生可控硅等效电路反相器剖面图和寄生可控硅等效电路 由图由图5-5可见，由可见，由CMOS四层四层pnpn结构形成寄生可控硅结构。结构形成寄生可控硅结构。（1正常情况下，正常情况下，n-衬底与衬底与p-阱之间的阱之间的pn结反偏，仅有极小的结反偏，仅有极小的反向漏电流，反向漏电流，T1、T2截止。截止。（2当工作条件发生异常，当

12、工作条件发生异常，VDD、VSS之间感生较大的衬底之间感生较大的衬底电流，在电流，在RS上产生较大压降。当上产生较大压降。当T1管管EB结两端压降达到结两端压降达到EB结结阈值电压，阈值电压，T1导通，通过导通，通过RW吸收电流。当吸收电流。当RW上压降足够大，上压降足够大，T2导通，从而使导通，从而使VDD、VSS之间形成通路，并保持低阻。当之间形成通路，并保持低阻。当npnpnp1，则发生电流放大，则发生电流放大，T1、T2构成正反馈，形构成正反馈，形成闩锁，此时，即使外加电压撤除仍将继续保持，成闩锁，此时，即使外加电压撤除仍将继续保持，VDD、VSS间电流不断增加，最终导致间电流不断增加

13、，最终导致IC烧毁。烧毁。 （3诱发寄生可控硅触发的三个因素：诱发寄生可控硅触发的三个因素： T1、T2管的管的 值乘积大于值乘积大于1，即，即 npnpnp1。 T1、T2管管EB结均为正向偏置。结均为正向偏置。 电源提供的电流电源提供的电流 维持电流维持电流IH。（4诱发闩锁的外界条件：诱发闩锁的外界条件： 射线瞬间照射，强电场感应，电源电压过冲，跳变电压，射线瞬间照射，强电场感应，电源电压过冲，跳变电压，环境温度剧变，电源电压突然增大等。环境温度剧变，电源电压突然增大等。 2、防止闩锁的措施、防止闩锁的措施版图设计和工艺上的防闩锁措施版图设计和工艺上的防闩锁措施 使使T1、T2的的，np

14、npnp1。工艺上采取背面。工艺上采取背面掺金，中掺金，中 子辐射电子辐照等降低少子寿命。子辐射电子辐照等降低少子寿命。 减少减少RS、RW使其远小于使其远小于Ren、Rep。 版图中加保护环，伪集电极保护结构，内部区域与外围分版图中加保护环，伪集电极保护结构，内部区域与外围分割割 增多电源、地接触孔的数目，加粗电源线、地线对电增多电源、地接触孔的数目，加粗电源线、地线对电源、地源、地 接触孔进行合理布局，减小有害的电位梯度。接触孔进行合理布局，减小有害的电位梯度。 输入输出保护。输入输出保护。 采用重掺杂衬底上的外延层，阱下加采用重掺杂衬底上的外延层，阱下加p+埋层。埋层。 制备制备“逆向阱

15、构造。逆向阱构造。 采用深槽隔离技术。采用深槽隔离技术。 B. 器件外部的保护措施器件外部的保护措施 电源并接稳压管。电源并接稳压管。 低频时加限流电阻使电源电流低频时加限流电阻使电源电流30mA） 尽量减小电路中的电容值。（一般尽量减小电路中的电容值。（一般C0.01F）3、本卷须知：、本卷须知： 输入电压不可超过输入电压不可超过VDDVSS范围。范围。 输入信号一定要等输入信号一定要等VDDVSS电压稳定后才能加入；关机电压稳定后才能加入；关机应先应先 关信号源，再关电源。关信号源，再关电源。 不用的输入端不能悬浮，应按逻辑关系的需要接不用的输入端不能悬浮，应按逻辑关系的需要接VDD或或V

16、SS 5.2 MOS集成电路的工艺设计集成电路的工艺设计5.2.1 CMOS IC的主要工艺流程的主要工艺流程 1、Al栅栅CMOS工艺流程工艺流程 衬底制备衬底制备n-Si-，晶向，晶向，Na+=1010cm-2，=3 6cm）一次氧化一次氧化p-阱光刻阱光刻MK1注入氧化注入氧化p-阱阱B离子注入离子注入p-阱阱B再分布再分布p+区光刻区光刻MK2B淀积淀积p+ 硼再硼再分布分布n+区光刻区光刻MK3磷淀积磷淀积磷再分布磷再分布PSG淀积增密淀积增密800100nm厚的厚的SiO2，2.5%的的P2O5）栅光刻栅光刻MK4栅栅氧化氧化P管调沟注入光刻管调沟注入光刻MK5P管调沟硼注入管调沟

17、硼注入N管调沟注管调沟注入光刻入光刻MK6N管调沟磷注入管调沟磷注入注入退火注入退火引线孔光刻引线孔光刻MK7蒸发蒸发Al1.2m）反刻反刻Al MK8Al-Si合金化合金化长钝化层长钝化层含含2 3%P2O5的的PSG，800100nm）钝化孔光刻钝化孔光刻MK9前工序结束前工序结束2、多晶硅栅、多晶硅栅NMOS工艺流程工艺流程 （1衬底制备衬底制备典型厚度典型厚度0.4 0.8mm， =75 125mm(3” 5”) NA=1015 1016cm-3 =25 2cm （2预氧预氧在硅片表面生长一层厚在硅片表面生长一层厚SiO2，以，以保护表面，阻挡掺杂物进入衬底。保护表面，阻挡掺杂物进入衬

18、底。 （3涂光刻胶涂光刻胶涂胶，甩胶，（几千转涂胶，甩胶，（几千转/分钟），分钟），烘干烘干100）固胶。固胶。 （4通过掩模版通过掩模版MASK对光刻胶曝光对光刻胶曝光 ，不被显影掉。负胶曝光部分聚合硬化影掉。曝光的部分分解，被显正胶被UV（5刻有源区。刻有源区。掩模版掩蔽区域下未被曝光的光刻胶掩模版掩蔽区域下未被曝光的光刻胶被显影液洗掉；再将下面的被显影液洗掉；再将下面的SiO2用用HF刻蚀掉，露出硅片表面。刻蚀掉，露出硅片表面。 （6淀积多晶硅淀积多晶硅除净曝光区残留的光刻胶丙酮），除净曝光区残留的光刻胶丙酮），在整个硅片上生长一层高质量的在整个硅片上生长一层高质量的SiO2约约1000

19、），即栅氧，然后再淀积），即栅氧，然后再淀积多晶硅多晶硅1 2m）。）。 （7刻多晶硅，自对准扩散刻多晶硅，自对准扩散用多晶硅版刻出多晶硅图形，再用用多晶硅版刻出多晶硅图形，再用有源区版刻掉有源区上的氧化层，有源区版刻掉有源区上的氧化层，高温下以高温下以n型杂质对有源区进行扩散型杂质对有源区进行扩散1000左右）。此时耐高温的多左右）。此时耐高温的多晶硅和下面的氧化层起掩蔽作用晶硅和下面的氧化层起掩蔽作用自对准工艺自对准工艺 （8刻接触孔刻接触孔在硅片上再生长一层在硅片上再生长一层SiO2，用接触，用接触孔版刻出接触孔。孔版刻出接触孔。 （9反刻反刻Al除去其余的光刻胶，在整个硅片上除去其余的

20、光刻胶，在整个硅片上蒸发或淀积一层蒸发或淀积一层Al约约1m厚），厚），用反刻用反刻Al的掩模版反刻、腐蚀出需的掩模版反刻、腐蚀出需要的要的Al连接图形。连接图形。 （10刻钝化孔刻钝化孔生长一层钝化层如生长一层钝化层如PSG），对器），对器件件/电路进行平坦化和保护。通过钝电路进行平坦化和保护。通过钝化版刻出钝化孔压焊孔）。化版刻出钝化孔压焊孔）。 图图5-6 硅栅硅栅NMOS工艺流程示意图工艺流程示意图 若要形成耗尽型若要形成耗尽型NMOS器件，只需在第器件，只需在第5）、（）、（6步之间加步之间加一道掩模版，进行沟道区离子注入。一道掩模版，进行沟道区离子注入。 NMOS工艺流程的实质性概

21、括：工艺流程的实质性概括：P型掺杂的单晶硅片上生长一层厚型掺杂的单晶硅片上生长一层厚SiO2。MK1刻出有源区或其他扩散区薄氧化版刻出有源区或其他扩散区薄氧化版/扩散版）。扩散版）。MK2形成耗尽型器件时，刻出离子注入区。形成耗尽型器件时，刻出离子注入区。MK3刻多晶硅图形栅、多晶硅连线）。刻多晶硅图形栅、多晶硅连线）。 以多晶硅栅为掩模，进行以多晶硅栅为掩模，进行D、S的自对准扩散。的自对准扩散。MK4刻接触孔。刻接触孔。MK5反刻反刻 Al。MK6刻钝化孔压焊点窗口）刻钝化孔压焊点窗口）3、硅栅、硅栅CMOS工艺工艺（1P阱阱CMOS工艺流程工艺流程 MK1P阱版，确定阱版，确定P阱深扩散

22、区域阱注入剂量阱深扩散区域阱注入剂量11013cm-2， 能量能量60KeV） MK2确定薄氧化区，即有源区。确定薄氧化区，即有源区。 MK3多晶硅版。多晶硅版。 MK4P+版，和版，和MK2一起确定所有的一起确定所有的P+扩散区域扩散区域（一般为（一般为B注入，注入，41014cm-2 21015cm-2，60 80KeV）。）。 MK5N+版，确定所有的版，确定所有的N+区域区域 （磷注入：（磷注入：81014 41015cm-2，60 80KeV） MK6确定接触孔。实际上在此之前，一般先作确定接触孔。实际上在此之前，一般先作PSG磷硅玻磷硅玻璃璃 回流回流平坦化平坦化4000 8000

23、）。刻出接触孔后，下一步蒸）。刻出接触孔后，下一步蒸Al前，要用前，要用H2SO4+H2O2液加液加5%HF氢氟酸清洗，确保氢氟酸清洗，确保Al与与Si的的良好接触和与良好接触和与SiO2的良好附着。的良好附着。 MK7反刻反刻Al，确定金属层的连接图形。，确定金属层的连接图形。 MK8刻钝化孔，露出向外引线的压焊点。钝化层通常用刻钝化孔，露出向外引线的压焊点。钝化层通常用PECVD实现：实现： 1000 SiO2 + 4000 PSG + 1000 SiO2 或或5000 7000 Si3N4 4、硅的局部氧化工艺、硅的局部氧化工艺 Si3N4氨气氛中硅烷氨气氛中硅烷SiH4还原法生长只能被

24、还原法生长只能被缓慢氧化，因此可用来保护下面的硅不被氧化。选缓慢氧化，因此可用来保护下面的硅不被氧化。选择性腐蚀氮化硅择性腐蚀氮化硅180左右的磷酸后，留下氧化左右的磷酸后，留下氧化物图形见图物图形见图5-7）。）。 LOCOS工艺的缺点：工艺的缺点： 氮化物直接长在硅表面，将在窗孔中引起较高的位错密度，氮化物直接长在硅表面，将在窗孔中引起较高的位错密度，因此通常在生长氮化物之前先长一层薄的氧化物几十因此通常在生长氮化物之前先长一层薄的氧化物几十），），降低因晶格失配导致的高位错密度。但这层薄氧化物的存在，降低因晶格失配导致的高位错密度。但这层薄氧化物的存在，使氮化物边缘下面产生一些氧化，形成

25、一锥形的氧化物穿进将使氮化物边缘下面产生一些氧化，形成一锥形的氧化物穿进将成为窗孔的区域，形似鸟嘴成为窗孔的区域，形似鸟嘴“Bird beak”。当氮化层被腐蚀掉后，。当氮化层被腐蚀掉后，此此“鸟嘴仍可能保留，在浅扩散时，将阻挡杂质进入鸟嘴仍可能保留，在浅扩散时，将阻挡杂质进入Si衬底衬底内，使硅的有效使用面积降低。内，使硅的有效使用面积降低。 图图5-9 “鸟嘴的形成鸟嘴的形成 5.2.2 体硅体硅CMOS工艺设计中阱工艺的选择工艺设计中阱工艺的选择1、P阱工艺阱工艺 发展较早，技术较成熟。发展较早，技术较成熟。 轻掺杂的轻掺杂的N型衬底上作型衬底上作PMOS，P阱内作阱内作NMOS，使，使

26、VTP、VTN的的 匹配较易调整。匹配较易调整。P阱衬底浓度阱衬底浓度ND较高，使较高，使n降低，降低，PMOS衬衬 底浓度底浓度NA较低，较低，p有所提高，有利于有所提高，有利于P管、管、N管性能管性能匹配。匹配。 2、N阱工艺阱工艺 P型衬底作型衬底作n-阱，与阱，与E/D NMOS工艺兼容。工艺兼容。 轻掺杂轻掺杂P型衬底上的型衬底上的NMOS载流子迁移率载流子迁移率n提高，尤其提高，尤其适合用在适合用在 动态动态CMOS、P-E逻辑、多米诺逻辑中。逻辑、多米诺逻辑中。 3、双阱工艺、双阱工艺 在高浓度在高浓度n+衬底上生长高阻外延层接近半绝缘状态），衬底上生长高阻外延层接近半绝缘状态）

27、，可分别作可分别作N阱、阱、P阱，闩锁效应得到抑制。阱，闩锁效应得到抑制。 由双阱工艺思想发展到绝缘衬底上的由双阱工艺思想发展到绝缘衬底上的CMOS技术技术SOISilicon On Insulator）。）。5.3.1 设计规则设计规则 70年代末，年代末，Meed和和Conway倡导以无量纲的倡导以无量纲的“ ”为单位表为单位表示所有的几何尺寸限制，版图上所有图形和间距尺寸均为示所有的几何尺寸限制，版图上所有图形和间距尺寸均为 的的整数倍。通常整数倍。通常 取栅长取栅长L的一半，又称等比例设计规则。由于的一半，又称等比例设计规则。由于其规则简单，主要适合于芯片设计新手使用，或不要求芯片面其

28、规则简单，主要适合于芯片设计新手使用，或不要求芯片面积最小，电路特性最佳的应用场合。积最小，电路特性最佳的应用场合。 5.3.2 微米设计规则微米设计规则80年代中期，为适应年代中期，为适应VLSI MOS电路制造工艺，发展了以电路制造工艺，发展了以微米为单位的绝对值表示的版图规则。可针对一些细节进行具微米为单位的绝对值表示的版图规则。可针对一些细节进行具体设计，灵活性大，对电路性能的提高带来很大方便。适用于体设计，灵活性大，对电路性能的提高带来很大方便。适用于有经验的设计师以及力求挖掘工艺潜能的场合。有经验的设计师以及力求挖掘工艺潜能的场合。 5.4 MOS集成电路版图举例集成电路版图举例5

29、.4.1 硅栅硅栅CMOS反相器的输入保护电路反相器的输入保护电路 5.4.2 铝栅工艺铝栅工艺CMOS反相器版图举例反相器版图举例 5.4.3 硅栅硅栅NMOS反相器版图举例反相器版图举例1、E/E NMOS反相器反相器 5.4.4 硅栅硅栅CMOS与非门版图举例与非门版图举例 5.5 版图设计技巧版图设计技巧 1、布局要合理、布局要合理 （1引出端分布是否便于使用或与其他相关电路兼容，能否引出端分布是否便于使用或与其他相关电路兼容，能否 符合管壳引出线排列要求。符合管壳引出线排列要求。（2特殊要求的单元是否安排合理，如特殊要求的单元是否安排合理，如p阱与阱与p管漏源管漏源p+区离区离 远一些，使远一些，使pnp，抑制，抑制Latch-up，尤其要注意输出级。，尤其要注意输出级。（3布局是否紧凑，以节约芯片面积，一般尽可能将各单元设布局是否紧凑，以节约芯片面积，一般尽可能将各单元设 计成方形。计成方形。（4考虑到热场对器件工作的影响，应注意电路温度分布是否考虑到热场对器件工作的影响，应注意电路温度