第9章VHDL结构与要素ppt课件

1、2022-4-222一个完整的一个完整的VHDL程序通常包括：程序通常包括：实体实体EntityEntity结构体结构体ArchitectureArchitecture配置配置ConfigurationConfiguration包集合包集合PackagePackage库库LibraryLibrary2022-4-2239.1 实体实体例例1 对于二选一器件的对于二选一器件的VHDL描述：描述：2022-4-224实体名实体名端口名端口名方向方向实体实体进进程程语语句句结结构构体体2022-4-225一、实体说明一、实体说明基本结构：基本结构：ENTITY 实体名实体名 IS类属参数说明类属参数

2、说明；端口说明端口说明；END 实体名；实体名；1、类属参数说明、类属参数说明必须放在端口说明之前，用于指定参数。必须放在端口说明之前，用于指定参数。如：如：q=tmp AFTER m;说明说明tmp建立一个延时值。建立一个延时值。GENERICm:TIME:=1ns）；构造体内）；构造体内m的值为的值为1ns。2、端口说明、端口说明对基本设计实体与外部接口的描述。对基本设计实体与外部接口的描述。格式：格式：PORT端口名：端口模式端口名：端口模式 数据类型；数据类型； 端口名：端口模式端口名：端口模式 数据类型名数据类型名）；）；2022-4-226端口名端口名赋予外部引脚的名称。如赋予外部

3、引脚的名称。如d0，sel，y 等等端口方向端口方向定义外部引脚是输入还是输出。定义外部引脚是输入还是输出。IN输入输入OUT输出构造体内不能再使用）输出构造体内不能再使用）INOUT双向双向BUFFER输出构造体内可再使用）输出构造体内可再使用）LINKAGE不指定方向无论哪一个方向都可连接）不指定方向无论哪一个方向都可连接）CLK3D2SD4CD1Q5Q6A.OUTCLK11D12SD10CD13Q9Q8B.BUFFER2022-4-2279.2 结构体结构体基本结构：基本结构：ARCHITECTURE 结构体名结构体名 OF 实体名实体名 IS定义语句定义语句 内部信号、常数、数据类型、

4、函数等；内部信号、常数、数据类型、函数等；BEGIN并行处理语句并行处理语句；END 结构体名；结构体名；通常命名为通常命名为behavioral(行为行为), dataflow(数据数据流流),structural(构造构造)位于位于ARCHITECTURE和和BEGIN之间，对信号、常数、数据类型、函数进之间，对信号、常数、数据类型、函数进行定义行定义位于位于BEGIN和和END之间，描述构造体的行为及连接关系之间，描述构造体的行为及连接关系2022-4-228在在HDLHDL设计中，设计者将自上至下分为设计中，设计者将自上至下分为3 3个层次个层次: :行为描述行为描述RTL方式描述方式

5、描述逻辑综合逻辑综合即对整个系统数学模型的描述，一般应用在设计的初始阶即对整个系统数学模型的描述，一般应用在设计的初始阶段。段。即寄存器传输描述又称数据流描述），采用该描述，即寄存器传输描述又称数据流描述），采用该描述，导出系统的逻辑表达式，进行逻辑综合。导出系统的逻辑表达式，进行逻辑综合。将程序转换成基本的逻辑文件来描述，相当于人工设计时，将程序转换成基本的逻辑文件来描述，相当于人工设计时，生成了原理图。生成了原理图。2022-4-229例：二选一的数据流方式描述：例：二选一的数据流方式描述：ENTITY mux ISPORT (d0,d1,sel: IN BIT); q: OUT BIT)

6、;END mux;ARCHITECTURE dataflow OF mux ISBEGINq=(d0 AND sel ) OR (NOT sel AND d1);END dataflow ;并行处理语句，并行处理语句，=表示传送或代入，即将逻辑运算结果送表示传送或代入，即将逻辑运算结果送q输出。即输出。即qdselseld102022-4-2210 9.4 VHDL库库库是经编译后的数据的集合，存放包集合定义、实体定义、构造体定义和配置库是经编译后的数据的集合，存放包集合定义、实体定义、构造体定义和配置定义。定义。库的说明总是放在设计单元的最前面。库的说明总是放在设计单元的最前面。格式：格式：

7、LIBRARY 库名；库名；这样，在设计单元内的语句就可以使用库中的数据。这样，在设计单元内的语句就可以使用库中的数据。库的好处在于使设计者可以共享已经编译过的设计结果。库的好处在于使设计者可以共享已经编译过的设计结果。库的种类库的种类 VHDL语言中存在的库大致分为语言中存在的库大致分为5种：种：2022-4-2211IEEE库库STD库库WORK库库VITAL库库STD_LOGIC_1164NUMERIC_BITNUMERRIC_STDSTD_LOGIC_ARITH STD_LOGIC_SIGNEDSTD_LOGIC_UNSIGNED虽没得到虽没得到IEEE承认，但承认，但仍汇集在该库中仍

8、汇集在该库中是是VHDL的标准库，该库中定义了的标准库，该库中定义了STANDARD和和TEXTIO文件输入文件输入/输出程序包两个程序包。输出程序包两个程序包。现行作业库，使用时无需说明现行作业库，使用时无需说明使用使用VITAL库，可以提高库，可以提高VHDL门级时序模拟的精度，因此门级时序模拟的精度，因此只在只在VHDL仿真器中使用。仿真器中使用。2022-4-2212库的使用库的使用除除WORK和和STD库之外，其它库使用前先要用两条语句对库进行说库之外，其它库使用前先要用两条语句对库进行说明。明。如：如：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL

9、;库名库名包集合名包集合名项目名，表示包集合的项目名，表示包集合的所有项目都要用所有项目都要用2022-4-22 9.5 VHDL程序包程序包常用的预定义的程序包常用的预定义的程序包STD_LOGIC_1164程序包程序包STD_LOGIC_ARITH程序包程序包STD_LOGIC_UNSIGNED和和STD_LOGIC_SIGNED程序包程序包STANDARD和和TEXTIO程序包程序包132022-4-22149.8 数据类型数据类型9.8.1 VHDL的预定义数据类型的预定义数据类型VHDL的预定义数据类型都在的预定义数据类型都在VHDL标准程序包标准程序包STANDARD中定义的。中定

10、义的。1、布尔量、布尔量 Boolean一个布尔量有两种状态：一个布尔量有两种状态：逻辑逻辑“真真” True逻辑逻辑“假假” False2、位、位 Bit逻辑逻辑0或或1，通常将值放在单引号中。，通常将值放在单引号中。如如BIT(1)等等3、位矢量、位矢量 Bit_VECTOR用双引号括起来的一组位数据。用双引号括起来的一组位数据。如如“001100”、X“00BB等。其中等。其中X表示十六进制。表示十六进制。2022-4-2215BITBIT_VECTOR取值只能为取值只能为“0”、“1”取值可能是一组二进制位的取值可能是一组二进制位的值值例：例：PORT(d0,d1,sel: IN BI

11、T ; q: OUT BIT ;bus: OUT BIT_VECTOR(7 DOWNTO 0);都是都是BIT数据类型数据类型bus是是BIT_VECTOR类型，类型，(7 DOWNTO 0)表示该表示该bus端口由端口由B7B0构成，位矢量长度为构成，位矢量长度为8位。位。2022-4-22169.8.3 其他预定义标准数据类型其他预定义标准数据类型1. 无符号数据类型无符号数据类型(UNSIGNED TYPE)2. 有符号数据类型有符号数据类型(SIGNED TYPE)十进制的十进制的8 8可以作如下表示：可以作如下表示：UNSIGNED (1000)UNSIGNED (1000)两则无符

12、号数据定义的示例：两则无符号数据定义的示例：VARIABLE var : UNSIGNED(0 TO 10) ;SIGNAL sig : UNSIGNED(5 DOWNTO 0) ;例如：SIGNED(0101) 代表 +5，5SIGNED(1011) 代表 5变量变量var有有11位数值，最位数值，最高位是高位是var(0)信号信号sig有有6位数值，最位数值，最高位是高位是sig(5)最高位是符号位最高位是符号位2022-4-22179.9 VHDL语言的运算操作符语言的运算操作符逻辑运算逻辑运算Logical关系运算关系运算Relational算术运算算术运算Arithmetic并置运算并置运算Concatenation1、逻辑运算符、逻辑运算符NOT取反）、取反）、AND与）、与）、OR或）、或）、NAND与非）、与非）、NOR或非）、或非）、XOR异或）异或）其优先级别其优先级别NOT最高，见课本最高，见课本P257表表9-3。2、算术运算符、算术运算符+、-、*、/（加减乘除）、（加减乘除）、MOD取模）、取模）、REM取余）、取余）、+、-（正负）、（正负）、*（指数）、（指数）、ABS取绝对值）取绝对值）2022-4-22183