第4章常用组合逻辑功能器件

1、EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT 本章将介绍几种常用的中规模集成电路本章将介绍几种常用的中规模集成电路(MSI),这这些中规模集成电路分别具有特定的些中规模集成电路分别具有特定的逻辑功能逻辑功能,称为称为功功能模块能模块,用功能模块设计组合逻辑电路用功能模块设计组合逻辑电路,具有许多优具有许多优点点.第第 4 章章 常用组合逻辑功能器件常用组合逻辑功能器件 EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT4.1 自顶向下的模块化设计方法自顶向下的模块化设计方法顶顶: 指系统功能指系统功能,即系统总要求即系统总要求,较抽象。较抽象。向下向下:指根据系统总要求指

2、根据系统总要求,将系统分解为若干个子系统将系统分解为若干个子系统,再再将每个子系统分解为若干个功能模块将每个子系统分解为若干个功能模块 ,直至分成直至分成许多各具特定功能的基本模块为止。许多各具特定功能的基本模块为止。例例: 设计一个数据检测设计一个数据检测系统系统,功能表如下功能表如下:S1 S2 输出功能输出功能0 0 A + B0 1 AB1 0 Min(A,B)1 1 Max(A,B)数据数据A、B分别来自两个分别来自两个传感器传感器.EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT编码编码 将具有特定含义的信息编将具有特定含义的信息编成相应二进制代码的过程。成相应二进制代码

3、的过程。 实现编码功能的电路实现编码功能的电路 编码器编码器 输入互相排斥的输入互相排斥的编码器编码器 优先编码器优先编码器 编码器编码器( (即即Encoder) ) 被编被编信号信号 二进制二进制代码代码 编编码码器器 4.2 编码器编码器编码器编码器 二进制编码器二进制编码器 二二-十进制编码器十进制编码器 EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT设计一个具有互相排斥输入条件的编码器。设计一个具有互相排斥输入条件的编码器。输入输入: X0 、X1、X2 、X3输出输出：A1、A0对应关系：对应关系：输入输入 A1 A0 X0 0 0 X1 0 1 X2 1 0 X3 1

4、 1设计方法设计方法: 以例说明以例说明4.2.1 二进制编码器二进制编码器用用n位二进制代码对位二进制代码对N=2n 个特定信息进行编码的逻辑电路。个特定信息进行编码的逻辑电路。EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXITX3 X2 X1 X0 A1 A00 0 0 0 0 0 0 1 0 00 0 1 0 0 10 0 1 1 0 1 0 0 1 00 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 11 0 0 1 2 0 1 0 1 0 1 1 3 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 X3X2X1X00001111000011110

5、1100A1=X2+X300011110000111101001X3X2X1X0A0=X1+X3EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT4线线2线编码器电路图：线编码器电路图：11X2X3X3X1A1A0(1) 编码器在任何时候只允许编码器在任何时候只允许 有有一个一个输入信号有效；输入信号有效；(2) 电路无电路无X0输入端；输入端；(3) 电路无输入时，编码器的电路无输入时，编码器的 输出与输出与X0编码等效。编码等效。A1=X2+X3A0=X1+X3EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT为何要使用为何要使用优先编码器？优先编码器？优先编码器优先编码器

6、 ( (即即 Priority Encoder) ) 允许同时输入数个编码信号，并只对其中允许同时输入数个编码信号，并只对其中优先权最高的信号进行编码输出的电路。优先权最高的信号进行编码输出的电路。 普通编码器在任普通编码器在任何时刻只允许一个输何时刻只允许一个输入端请求编码，否则入端请求编码，否则输出发生混乱。输出发生混乱。 带输出带输出使能使能(Enable)端的端的优先优先编码器编码器:输出输出使能使能端端:用于判别电路是否有信号输入。用于判别电路是否有信号输入。下面把上例下面把上例4线线2线编码器改成带输出线编码器改成带输出使能使能(Enable)端的端的优先优先编码器，假设输入信号优

7、先级的次序为编码器，假设输入信号优先级的次序为:X3,X2,X1,X0。EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXITX3 X2 X1 X0 A1 A0 E00 0 0 0 0 0 10 0 0 1 0 0 00 0 1 0 0 1 00 0 1 1 0 1 00 1 0 0 1 0 00 1 0 1 1 0 00 1 1 0 1 0 00 1 1 1 1 0 01 0 0 0 1 1 01 0 0 1 1 1 01 0 1 0 1 1 01 0 1 1 1 1 01 1 0 0 1 1 01 1 0 1 1 1 01 1 1 0 1 1 01 1 1 1 1 1 0X3X2X1X

8、000011110000111101100111111111100A1=X2+X3X3X2X1X000011110000111101001000111111101A0=X3+X2X1EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXITEO=X3X2X1X0= X3+X2+X1+X011&1X2X1X3X2X0A0A1EO编码器编码器电路图电路图EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT4.2.2 二十进制编码器二十进制编码器输入输入: I0 ,I1 ,I2 I9，表示十个要求编码的信号。，表示十个要求编码的信号。输出输出: BCD码。码。电路有十根输入线，四根输出

9、线，常称为电路有十根输入线，四根输出线，常称为10线线4线线编码器编码器EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT4.2.3 通用编码器集成电路通用编码器集成电路1. 8线线3线优先编码器线优先编码器74148逻辑图逻辑图引脚图引脚图EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT74148功能说明：功能说明：1）74148为为8线线3线线优先编码器，优先编码器，HPRI是最高位优先是最高位优先 编码器的说明符号，编码器的说明符号，BIN表示二进制编码器。表示二进制编码器。2）编码器输入为）编码器输入为低低电平有效，输出为电平有效，输出为3位二进制位二进制反码反码。3

10、）EI端为输入使能端端为输入使能端,当当EI =0时时,电路处于正常工作状电路处于正常工作状 态态; 当当EI =1时时,电路禁止工作电路禁止工作, Y2Y1Y0=111 。4）EO为选通输出端为选通输出端.说明当说明当 =0时时,电路在电路在工作状态工作状态，但无编码信号输，但无编码信号输入入. 这时这时 =111. 021Y Y Y0EEXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT5) GS 为扩展输出端。为扩展输出端。当当EI=0(即正常工作时即正常工作时),若有编码信号输入若有编码信号输入(即至少有一个即至少有一个Ii为为0),则则GS=0。说明当。说明当GS=0时时,电路

11、在工作状态电路在工作状态, 而且有而且有编码信号输入。编码信号输入。 74148功能表功能表EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT例：用两片例：用两片74148构成构成16线线4线优先编码器。线优先编码器。00 1 1 1XXXXXXXXXXXX11111110000011高位芯片工作情况：高位芯片工作情况：EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT01 1 1 111111110XXXX01101111101011低位芯片工作情况：低位芯片工作情况：EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT10线线4线优先编码器线优先编码器74147逻辑图

12、逻辑图引脚图引脚图EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT1、二进制编码器、二进制编码器：输入：输入2n个对象，个对象，n个变量输出；个变量输出；2、二、二-十进制编码器十进制编码器：输入：输入10个对象，输出个对象，输出n=4；3、普通编码器、普通编码器：每次只允许有一个对象输入；：每次只允许有一个对象输入； 优先编码器优先编码器：每次允许多个对象输入，但只对优先级别最高：每次允许多个对象输入，但只对优先级别最高的进行编码。的进行编码。(熟悉掌握四位二进制优先编码器熟悉掌握四位二进制优先编码器74148的管脚功的管脚功能及真值表能及真值表)用二进制代码表示特定对象的过程称为

13、用二进制代码表示特定对象的过程称为编码编码；实现编码操作；实现编码操作的电路称为的电路称为编码器编码器。各种编码器的工作原理类似，设计方法也相同。各种编码器的工作原理类似，设计方法也相同。大多数集成二大多数集成二进制编码器均采用优先编码方案。进制编码器均采用优先编码方案。 EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT1、若在编码器中有、若在编码器中有50个编码对象，则要求输出个编码对象，则要求输出二进制代码位数为二进制代码位数为 （ ）位。）位。 A.5 B.6 C.10 D.50 B 优先编码器只对同时输入的信号中的优优先编码器只对同时输入的信号中的优先级别最高的一个信号编码先

14、级别最高的一个信号编码. （ ） EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT72I0I1A6I5I4II3I0I74148AENGS21AII457I162III03II11I98IY0Y1Y2Y3&GGGG1234图2、分析图所示电路的功能（、分析图所示电路的功能（74148为为8线线-3线优先编码器）。线优先编码器）。EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT译码译码是是编码编码的逆过程。的逆过程。 将表示特定意义信息的将表示特定意义信息的二进制代码翻译出来。二进制代码翻译出来。 实现译码功能的电路实现译码功能的电路 译码器译码器 二进制译码器二进制

15、译码器 二二 - - 十进制译码器十进制译码器 数码显示译码器数码显示译码器 译码器译码器( (即即 Decoder) ) 二进制二进制代码代码 与输入代与输入代码对应的码对应的特定信息特定信息 译译码码器器 4.3 译码器译码器/数据分配器数据分配器EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT4.3.1 二进制译码器二进制译码器 将输入二进制代码译将输入二进制代码译成相应输出信号的电路。成相应输出信号的电路。 n 位位二进制二进制代码代码 2n 位位译码译码输出输出二进制二进制译码器译码器 译码输出译码输出100011010001001010000100Y3Y2Y1Y0A0A1

16、译码输入译码输入译码输出高电平有效译码输出高电平有效译码输出译码输出011111101101110110111000Y3Y2Y1Y0A0A1译码输入译码输入0000译码输出低电平有效译码输出低电平有效EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT下图为下图为高电平高电平输出有效的输出有效的2线线 4线线译码器电路图译码器电路图, MSB&11AB LSBY0Y1Y2Y3Y0=BA=m0Y1=BA=m1Y2=BA=m2Y3=BA=m31. 译码器电路结构译码器电路结构 高电平高电平输出有效二进制译码器输出有效二进制译码器,其输出逻辑表达式为其输出逻辑表达式为:Yi=mi (m

17、i为输入变量所对应的最小项为输入变量所对应的最小项) 低电平低电平输出有效二进制译码器输出有效二进制译码器,其输出逻辑表达式为其输出逻辑表达式为:Yi=mi (mi为输入变量所对应的最小项为输入变量所对应的最小项)EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT译码器的另一种结构：译码器的另一种结构：矩阵式结构矩阵式结构特点特点：门的扇入数少；：门的扇入数少； 延迟时间长。延迟时间长。EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT2. 译码器的使能控制输入端译码器的使能控制输入端 1）利用使能输入控制端，既能使电路正常工作，也能）利用使能输入控制端，既能使电路正常工作，也

18、能 使电路处于禁止工作状态；使电路处于禁止工作状态；2）利用使能输入控制端，能实现译码器容量扩展。）利用使能输入控制端，能实现译码器容量扩展。EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXITEN为使能控制输入端，为使能控制输入端，EN=0，输出均为，输出均为0；EN=1，输出译码信号。，输出译码信号。电路满足：电路满足：Yi=mi EN&11AB LSBY0Y1Y2Y3EN MSB逻辑图逻辑图Y0Y1Y2Y3ENAB逻辑符号逻辑符号EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT利用使能端实现扩展的例子：利用使能端实现扩展的例子：Y0Y1Y2Y3ENABY0Y1Y2

19、Y3ENAB1I0I1I2Y0Y1Y2Y4Y3Y5Y6Y7（1）（2）当当I2=0时，时，(1)(1)片工作片工作,(2),(2)片禁止片禁止. .当当I2=1时时, , (1)(1)片禁止片禁止, (2), (2)片工作片工作. .由两片由两片2线线4线译码器组成线译码器组成3线线8线译码器线译码器EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT2线线4线译码器组成线译码器组成4线线-16线译码器线译码器EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT将将 BCD 码的十组代码译成码的十组代码译成 0 9 十个对应十个对应输出信号的电路，又称输出信号的电路，又称 4 线线

20、 10 线线译码器。译码器。4.3.2 二十进制译码器二十进制译码器 8421BCD 码输入端，码输入端，从高位到低位依次为从高位到低位依次为 A3、A2、A1 和和 A0 。 10 个译码输出端，个译码输出端，低电平低电平 0 有效。有效。4 线线- -10 线译码器线译码器CT74LS42逻辑示意图逻辑示意图Y1Y0Y3Y4Y2Y5Y6Y7Y8Y9A0A1A2CT74LS42A3EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT111111111111111111111111011111111111111011111111111100111111111111110111111111

21、110101伪伪码码011111111110019101111111100018110111111111107111011111101106111101111110105111110111100104111111011111003111111101101002111111110110001111111111000000Y9Y8Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2A3输输 出出输输 入入十进十进制数制数4 线线- -10 线译码器线译码器 真值表真值表000000100010010001111001101010001011000100000000001111111111111111111

22、11111111111111111111111111111111111111111111101111011001111010101伪伪码码01EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT4线线10线译码器逻辑表达式：线译码器逻辑表达式：Y0=A3A2A1A0Y1=A3A2A1A0Y2=A3A2A1A0Y3=A3A2A1A0Y4=A3A2A1A0Y5=A3A2A1A0Y6=A3A2A1A0Y7=A3A2A1A0Y8=A3A2A1A0Y9=A3A2A1A0EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT4.3.3 通用译码器集成电路通用译码器集成电路(1)74138 带使能

23、端带使能端3线线8线译码器线译码器逻辑图逻辑图引脚图引脚图EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT74138A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7G2BG2AG1Y0Y1Y2Y3Y4Y5Y6Y7逻辑功能示意图逻辑功能示意图3 线线 8 线线译码器译码器 74138 简介简介 3 位位二二进制码进制码输入端输入端8 个个译码输出端译码输出端低电平有效。低电平有效。使能端使能端G1 高电平有效，高电平有效， G2A 、 G2B 低电平有效，即当低电平有效，即当 G1= 1， G2A = G2B = 0 时时译码译码，否则禁止译码。，否则禁止译码。EXIT 常用组合逻辑功能器

24、件常用组合逻辑功能器件EXIT01111111111011011111101101110111111010111101111001011111011111001111110110100111111101100011111111000001111111110111111111Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2G2A+G2BG1输出输出输入输入CT74LS138 真值表真值表允许译码器工作允许译码器工作禁止禁止译码译码 Y7 Y0 由输入二进制码由输入二进制码 A2、A1、A0 的取值决定。的取值决定。0111111111111111110101010101010101000100000

25、00000输出逻辑函数式输出逻辑函数式Y0=A2A1A0=m0Y1=A2A1A0=m1Y2=A2A1A0=m2Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m700001000Y0=A2A1A0=m0Y1=A2A1A0=m1二进制译码器能译出输入变量二进制译码器能译出输入变量的全部取值组合，故又称变量译码的全部取值组合，故又称变量译码器，也称全译码器。器，也称全译码器。其输出端能提其输出端能提供输入变量的全部最小项。供输入变量的全部最小项。 EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT(2) 74154015B

26、IN/SIXTEEN1248&ENa0a1a2S1S2Y0Y15a34线线16线译码器线译码器(3) 744209BCD/DEC1248a0a1a2Y0Y9a34线线10线译码器线译码器EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT4.3.4 数据分配器数据分配器 数据分配是将一个数据源输入的数据根据数据分配是将一个数据源输入的数据根据需要送到不同的输出端上去，实现数据分配功需要送到不同的输出端上去，实现数据分配功能的逻辑电路称为数据分配器。分配器又叫多能的逻辑电路称为数据分配器。分配器又叫多路复用器。路复用器。 EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT数

27、据分配器数据分配器: : 根据地址码的要求，将一路数据根据地址码的要求，将一路数据 分配到指定输出通道上去的电路。分配到指定输出通道上去的电路。Demultiplexer，简称简称DMUXY0DY1Y2Y34 路数据分配器工作示意图路数据分配器工作示意图A1A0一路输入一路输入多路输出多路输出地址码输入地址码输入10Y1 = DDEXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT数据分配器一般用带使能控制端的二进制译码器实现。数据分配器一般用带使能控制端的二进制译码器实现。 122iiABYmG GGiiYm END74138输出表达式：输出表达式：分配器输出表达式：分配器输出表达式：

28、EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXITEXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT4.3.5显示译码器显示译码器（1）半导体显示器，也称发光二极管显示器；）半导体显示器，也称发光二极管显示器；（2）荧光数字显示器，如荧光数码管、场致发光数字板等）荧光数字显示器，如荧光数码管、场致发光数字板等 ；（3）液体数字显示器，如液晶显示器、电泳显示器等；）液体数字显示器，如液晶显示器、电泳显示器等；（4）气体放电显示器，如辉光数码管、等离子体显示板等。）气体放电显示器，如辉光数码管、等离子体显示板等。 显示器分类：显示器分类：EXIT 常用组合逻辑功能器件常用组合逻辑功

29、能器件EXIT数字设备中用得较多的为七段数码显示器，又称数数字设备中用得较多的为七段数码显示器，又称数码管。常用的有半导体数码显示器码管。常用的有半导体数码显示器( (LED) )和液晶显示器和液晶显示器( (LCD) )等。它们由七段可发光的字段组合而成。等。它们由七段可发光的字段组合而成。 abcdefgDPag fCOMbce dCOMDPabcdefgDP发光字段，由管脚发光字段，由管脚 a g 电平控制是否发光。电平控制是否发光。小数点，需要时才点亮。小数点，需要时才点亮。显示的数字形式显示的数字形式1. 半导体数码管（半导体数码管（Light Emitting Diode简称简称L

30、ED） EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT主要优点：字形清晰、工作电压低、体积小、可靠主要优点：字形清晰、工作电压低、体积小、可靠 性高、响应速度快、寿命长和亮度高等。性高、响应速度快、寿命长和亮度高等。 主要缺点：工作电流大，每字段工作电流约主要缺点：工作电流大，每字段工作电流约 10 mA 。 共阳接法共阳接法 共阴接法共阴接法 半导体数码显示器内部接法半导体数码显示器内部接法COMCOMDP gfedcbaDP gfedcbaCOMCOMVCC+5 V串接限流电阻串接限流电阻 a g 和和 DP 为低电平为低电平时才能点亮相应发光段。时才能点亮相应发光段。 a g

31、 和和 DP 为高电平为高电平时才能点亮相应发光段。时才能点亮相应发光段。共阳接法数码显示器需要配共阳接法数码显示器需要配用输出低电平有效的译码器。用输出低电平有效的译码器。 共阴接法数码显示器需要配共阴接法数码显示器需要配用输出高电平有效的译码器。用输出高电平有效的译码器。RR共阳极共阳极共阴极共阴极EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT2. 液晶显示器（液晶显示器（Liquid Crystal Display,简称简称LCD） 液晶是一种既具有液体的流动性又具有光学特性的有液晶是一种既具有液体的流动性又具有光学特性的有机化学物。机化学物。液晶显示器通过控制可见光的反射来

32、达到显示目的。液晶显示器通过控制可见光的反射来达到显示目的。 液晶显示器分两类：反射式和背光式。液晶显示器分两类：反射式和背光式。反射式液晶显示器使用的可见光是反射式液晶显示器使用的可见光是环境光线环境光线。 而背光式液晶显示器的可见光则由在而背光式液晶显示器的可见光则由在显示器内特制显示器内特制的小光源的小光源提供。提供。EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT LCD须用低频交流信号驱动，一般使用方波信号，须用低频交流信号驱动，一般使用方波信号，工作频率约为工作频率约为2560Hz，信号幅值可以很低，在，信号幅值可以很低，在1V以以下仍能工作下仍能工作 。EXIT 常用组

33、合逻辑功能器件常用组合逻辑功能器件EXIT功能：将表示数字的功能：将表示数字的BCD码转换成码转换成七段显示码七段显示码。七段七段显示显示译码译码器器DCBAabcdefg输入：输入：BCD码码输出：输出：七段显示码七段显示码3. 显示译码器设计显示译码器设计EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT显示译码器设计步骤：显示译码器设计步骤：（以输入（以输入8421BCD码码、输出驱动、输出驱动共阳显示器共阳显示器为例）为例） 列真值表；列真值表； 化简、写最简函数表达式；化简、写最简函数表达式； 画电路图。画电路图。EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT真真

34、 值值 表表D C B A a b c d e f g 显示显示0 0 0 0 0 0 0 0 0 0 1 00 0 0 1 1 0 0 1 1 1 1 10 0 1 0 0 0 1 0 0 1 0 20 0 1 1 0 0 0 0 1 1 0 30 1 0 0 1 0 0 1 1 0 0 40 1 0 1 0 1 0 0 1 0 0 50 1 1 0 0 1 0 0 0 0 0 60 1 1 1 0 0 0 1 1 1 1 710 0 0 0 0 0 0 0 0 0 81 0 0 1 0 0 0 0 1 0 0 9化简后表达式化简后表达式:a=ABCD+ABCb=ABC+ABCc=ABCd=

35、ABC+ABC+ABCDe=A+ABCf=AB+ABCD+ABCg=ABC+BCD化简说明化简说明: 利用了无关项利用了无关项; 考虑了多输出逻辑考虑了多输出逻辑函数化简中的公共项函数化简中的公共项.EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXITEXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT4. 通用七段显示译码器集成电路通用七段显示译码器集成电路 常用的七段显示译码器集成电路有常用的七段显示译码器集成电路有7446、7447、7448、7449和和4511等。下面重点介绍七段显示译码器等。下面重点介绍七段显示译码器7448。 七段显示译码器七段显示译码器7448输出高

36、电平有效，用以驱动共阴输出高电平有效，用以驱动共阴极显示器。极显示器。 EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXITEXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT7448实现多位显示实现多位显示 由于第由于第1片的片的RBI为为0，而，而DCBA=0000, 所以满足灭零所以满足灭零条件，条件，RBO=0。第。第2、3片也满足灭零条件。片也满足灭零条件。 第第4、5、6片驱动正常显示。片驱动正常显示。 思考题：如第思考题：如第1片输入片输入DCBA不等于不等于0000，2、3两片灭两片灭零条件吗？零条件吗？EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT74

37、HC4511显示译码器驱动液晶数码管的一个例子显示译码器驱动液晶数码管的一个例子 EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT1. 译码器实现组合逻辑函数译码器实现组合逻辑函数原理原理: 二进制译码器能产生输入信号的全部最小项二进制译码器能产生输入信号的全部最小项,而而 所有组合逻辑函数均可写成最小项之和的形式所有组合逻辑函数均可写成最小项之和的形式.例例 试用试用3线线 8线译码器和逻辑门实现下列函数线译码器和逻辑门实现下列函数F(Q,X,P)=m (0，1，4，6，7） =M（2，3，5）4.3.6 译码器应用举例译码器应用举例EXIT 常用组合逻辑功能器件常用组合逻辑功能器

38、件EXIT01234567ABCPXQ高位高位1F（Q，X，P）01234567ABCPXQ高位高位F（Q，X，P）&F(Q,X,P)=m0+m1+m4+m6+m7F(Q,X,P)=m0m1m4m6m7 利用利用低低电平输出有效的译码器和电平输出有效的译码器和与非门与非门。 利用利用高高电平输出有效的译码器和电平输出有效的译码器和或门或门。解题的几种方法：解题的几种方法：EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT 利用利用高高电平输出有效的译码器和电平输出有效的译码器和或非门或非门。F(Q,X,P)=m2+m3+m501234567ABCPXQ高位高位1F（Q，X，P）

39、EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT01234567ABCPXQ高位高位F（Q，X，P）& 利用利用低低电平输出有效的译码器和电平输出有效的译码器和与门与门。F(Q,X,P)=m2m3m5EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT1、输入端数、输入端数n，输出端数，输出端数2n；2、输出若为高电平有效，每个输出对应一个最小项；、输出若为高电平有效，每个输出对应一个最小项；3、输出若为低电平有效，每个输出对应一个最小项的反函数。、输出若为低电平有效，每个输出对应一个最小项的反函数。一、二进制译码器一、二进制译码器二、二二、二-十进制译码器十进制译码器

40、1 1、将输入的、将输入的BCDBCD代码翻译成代码翻译成1010个高、低电平输出信号的电路，个高、低电平输出信号的电路，称为称为二二- -十进制译码器十进制译码器。2、由于二、由于二-十进制译码器有十进制译码器有4根输入线，根输入线，10根输出线，所以根输出线，所以又称为又称为4线线-10线译码器线译码器。三、显示译码器三、显示译码器EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT 二进制译码器相当于是一个最小项发生器，便二进制译码器相当于是一个最小项发生器，便于实现组合逻辑电路。（于实现组合逻辑电路。（ ） 3线线-8线译码器的输入数据端有（线译码器的输入数据端有（ ）个。）个。

41、 A3 B.8 C.9. D.10 AEXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT 用用74LS138译码器构成如图所示电路，写出输出译码器构成如图所示电路，写出输出F的逻的逻辑表达式，列出真值表并说明电路功能。辑表达式，列出真值表并说明电路功能。EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT试用试用74LS138译码器和最少的与非门实现逻辑函数译码器和最少的与非门实现逻辑函数1）2）F2(A,B,C)=A B C ),(C)B,(A,F17620mEXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT 试用一片试用一片3线线-8线译码器线译码器74138和两个四

42、输入与和两个四输入与非门构成一位全减器。非门构成一位全减器。 EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT 用红、黄、绿三个指示灯表示三台设备的工作情况：用红、黄、绿三个指示灯表示三台设备的工作情况：绿灯亮表示全部正常；红灯亮表示有一台不正常；黄绿灯亮表示全部正常；红灯亮表示有一台不正常；黄灯亮表示两台不正常；红、黄灯全亮表示三台都不正灯亮表示两台不正常；红、黄灯全亮表示三台都不正常。列出控制电路真值表，并选用合适的集成电路来常。列出控制电路真值表，并选用合适的集成电路来实现。实现。 EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXITD0YD1D2D34 选选 1 数据选

43、择器工作示意图数据选择器工作示意图A1A04.4 4.4 数据选择器数据选择器数据选择器数据选择器: : 根据地址码的要求，从多路输入信号中根据地址码的要求，从多路输入信号中 选择其中一路输出的电路选择其中一路输出的电路. .又称多路选择器又称多路选择器( (Multiplexer，简称，简称MUX) )或多路开关。或多路开关。多路输入多路输入一路输出一路输出地址码输入地址码输入10Y=D1D1常用常用 2 选选 1、4 选选 1、8 选选 1和和 16 选选 1 等数据选择器。等数据选择器。 数据选择器的输入信号个数数据选择器的输入信号个数 N 与地址与地址码个数码个数 n 的关系为的关系为

44、 N = 2nEXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT数据分配器数据分配器: : 根据地址码的要求，将一路数据根据地址码的要求，将一路数据 分配到指定输出通道上去的电路。分配到指定输出通道上去的电路。Demultiplexer，简称简称DMUXY0DY1Y2Y34 路数据分配器工作示意图路数据分配器工作示意图A1A0一路输入一路输入多路输出多路输出地址码输入地址码输入10Y1 = DDEXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT4.4.1 数据选择器的电路结构数据选择器的电路结构 以四选一数据选择器为例讨论以四选一数据选择器为例讨论功能表功能表A1 A0 Y0

45、0 D00 1 D11 0 D21 1 D3 输出函数表达式输出函数表达式:Y= (A1A0)D0+ (A1A0)D1 + (A1A0)D2+ (A1A0)D3Y=miDii=03EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT地址地址数据数据输出输出&11A0A1D0D1D2D3Y1电路图：电路图：EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXITEN012301G03MUXA0A11ST1D01D11D21D32D02D12D22D32ST1Y2Y74153Y=( (A1A0)D0+ (A1A0)D1 + (A1A0)D2+ (A1A0)D3)ST内部结构由与、或

46、、内部结构由与、或、非等门组成。非等门组成。4.4.2 通用数据选择器集成电路通用数据选择器集成电路数据选择器的逻辑符号及数据选择器的逻辑符号及输入选通端输入选通端:以双四选一以双四选一MUX74153说明之。说明之。EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT利用选通控制端实现通道扩展的例子利用选通控制端实现通道扩展的例子:EN012301G03MUXA0A11ST1D01D11D21D32D02D12D22D32ST1Y2Y74HC45391A21YA2=0 时时,由由A1A0选择选择1DiA2=1时时,由由A1A0选择选择2DiEXIT 常用组合逻辑功能器件常用组合逻辑功能

47、器件EXIT4.4.3 数据选择器应用数据选择器应用1、位数扩大、位数扩大2、实现逻辑函数、实现逻辑函数3、功能扩展、功能扩展EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXITEN0 1 2 31G03MUXY0Y一、位数扩展一、位数扩展：8选选1数据选择器扩展为数据选择器扩展为32选选1数据选择器数据选择器EN0 72G07MUXY0A0A1A2A3A4EN0 72G07MUXY0EN0 72G07MUXY0EN0 7D0 D7D8 D15D16 D23D24 D312G07MUXY08选1扩展成32选1的一种结构32选选44 选选 1EXIT 常用组合逻辑功能器件常用组合逻辑功能器

48、件EXIT12EN0 1 2 3BIN/OCTA0A1A2A3A4EN0 720G07MUXYD0 D7D8 D15D16 D23D24 D321YEN0 720G07MUXYEN0 720G07MUXYEN0 720G07MUXY补 8选1扩展成32选1的一种结构4片选片选18 选选 1EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT由于数据选择器的输出表达式具有标准与或表达由于数据选择器的输出表达式具有标准与或表达式的形式，即式的形式，即 例如例如 4 选选 1 数据选择器的输出数据选择器的输出Y = m0 D0 + m1 D1+ m2 D2+ m3 D3 当当 D0 = D1

49、= D2 = D3 = 1 时，时，Y = m0 + m1+ m2 + m3 。 当当 D0 D3 为为 0、1 的不同组合时，的不同组合时，Y 可输出不同的可输出不同的 最小项表达式。最小项表达式。而任何一个逻辑函数都可表示成最小项表达式，而任何一个逻辑函数都可表示成最小项表达式，当逻辑函数的变量个数和数据选择器的地址当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接输入变量个数相同时，可直接将逻辑函数输入变将逻辑函数输入变量有序地接数据选择器的地址输入端量有序地接数据选择器的地址输入端。因此因此用数据选择器可实现任何组合逻辑函数用数据选择器可实现任何组合逻辑函数。120nii

50、imDY（2）用数据选择器实现逻辑函数）用数据选择器实现逻辑函数EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT用数据选择器实现逻辑函数用数据选择器实现逻辑函数所以，可以用所以，可以用MUX实现逻辑函数，实现逻辑函数，分两种情况讨论分两种情况讨论:（1）变量数与）变量数与MUX的的相同相同CBACAABY例：用八选一例：用八选一MUX实现：实现：EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT 与八选一与八选一MUX的输出表达式对照，可以看出：的输出表达式对照，可以看出： D0= D2=D4=D6=D7=1 D1 =D3=D5=0* 代数法：代数法：先将函数化为标准与或式：

51、先将函数化为标准与或式：)7 ,6 ,4,2,0(mABCCABCBACBACBAYG012301ENY4567702MUXG012301EN4567702A B C“1”CBACAABYEXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT同样可以得到：同样可以得到： * 卡诺图法：卡诺图法：先画出函数的卡诺图先画出函数的卡诺图D1 =D3=D5=0D0= D2=D4=D6=D7=1ABC00011110011111101234567CBACAABYEXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT(2)变量数比控制变量多变量数比控制变量多例：用四选一MUX实现上述函数将将A A

52、、B B作为控制变量，作为控制变量，C C从数从数据输入端接入，方法如下：据输入端接入，方法如下：先将函数按先将函数按A A、B B的最小项的最小项展开，形如：展开，形如：与四选一与四选一MUX的表达式对照，的表达式对照，不难得到：不难得到：* *代代 数数 法法113210mCmCmCmABCBACBACBACBACAABYCDDD210D3=1MUXG012301ENY30A B“1”C120niiimDYEXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT将将B、C作为控制变量作为控制变量A从数据输入端接入从数据输入端接入所得结果如右图所得结果如右图 * 卡卡诺诺图图法法MUXG0

53、12301ENY30B C“A”1 0 1ABC000111100111111CD 0CD 113DCD 2CBACAABYEXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT例：用四选一数据选择器实现逻辑函数：例：用四选一数据选择器实现逻辑函数：F(A,B,C,D)=m(1,2,4,9,10,11,12,14,15)解解:ABCD00011110000111101111 1 1111AB(C+D)=A1A0D3AB(CD+CD)=A1A0D0AB(CD)=A1A0D1AB(C+D)=A1A0D2令数据选择器的地址令数据选择器的地址A1A0=ABD1=CD=CDD2=C+D=CDD3=C

54、+D=CDD0=CD+CD=CDCDEXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT注：上面采用注：上面采用A、B作为地址变量。实际上，地址变量作为地址变量。实际上，地址变量 的选取是任意的，选不同的变量为地址变量时，的选取是任意的，选不同的变量为地址变量时， 数据输入端数据输入端的信号也要随之变化。的信号也要随之变化。 EN012301G03MUXA0A1STD0D1D2D3Y0BAF&1CDDDCC电路图：电路图：EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT半加器半加器 Half Adder，简称，简称 HA。它只将两个。它只将两个 1 位位二进制数相加，而

55、不考虑低位来的进位。二进制数相加，而不考虑低位来的进位。1011010101100000CSBA输输 出出输输 入入ABSCCO ABCBABABAS4.5 算术运算电路算术运算电路算术运算电路的核心为算术运算电路的核心为加法器加法器.4.5.1 基本加法器基本加法器半加器逻辑符号半加器逻辑符号EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT 2. 全加器全加器 在多位数相加时在多位数相加时,除考虑本位的两个加数外除考虑本位的两个加数外,还须考虑还须考虑低低位位向向本位本位的的进位进位.例例:1 1 0 1 加数加数1 1 1 1 加数加数+) 1 1 1 1 0 低位向高位的进位低

56、位向高位的进位1 1 1 0 0 和和实际参加一位数相加实际参加一位数相加,必须有三个量必须有三个量,它们是它们是: 本位加数本位加数 Ai 、Bi ； 低位向本位的进位低位向本位的进位 Ci-1 一位全加器的输出结果为：一位全加器的输出结果为： 本位和本位和 Si ； 本位向高位的进位本位向高位的进位 Ci EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT全加器全加器Full Adder，简称，简称FA。能将本位的两个。能将本位的两个二进制数和邻低位来的进位数进行相加。二进制数和邻低位来的进位数进行相加。111111001110101010011011001010011000000

57、0CiSiCi-1BiAi输输 出出输入输入AiBiSiCiCOCICi-11 iiiiCBASiiiiiiBACBAC 1)(全加器电路设计：全加器电路设计：EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT由两个半加器实现一个全加器由两个半加器实现一个全加器Ci-1Si（Ai Bi） Ci-1COAiBiCOAi BiAiBi1CiAiBiSiCiCO ABCBABABAS1 iiiiCBASiiiiiiBACBAC 1)(EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXITA3B3C3S3COCIS2S1S0A2B2A1B1A0B0COCICOCICOCICI加数加数 A

58、输入输入A3A2A1A0B3B2B1B0B3B2B1B0加数加数 B 输入输入低位的进位输出低位的进位输出 CO 依次加到相邻高位依次加到相邻高位的进位输入端的进位输入端 CI 。相加结果读数为相加结果读数为 C3S3S2S1S0和数和数进位数进位数串行进位加法器特点串行进位加法器特点: 结构简单结构简单; 运算速度慢运算速度慢.3. 串行进位加法器串行进位加法器串行进位加法器举例串行进位加法器举例EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT4.5.2 高速加法器高速加法器 (1) 全并行加法器全并行加法器nnnm第第一一级级门门第第二二级级门门COSAB特点特点: 速度最快速度

59、最快，电路复杂电路复杂。 (2) 超前进位加法器超前进位加法器设计思想设计思想: 由两个加数由两个加数,首先求得各位的进位首先求得各位的进位,然后再经全加然后再经全加器算出结果器算出结果.EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT4.5.3 通用加法器集成电路通用加法器集成电路EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT4.5.4 加法器应用举例加法器应用举例 1. 用用42选选1数据选择器数据选择器74157和和4位全加器位全加器7483，构成构成4位二进制加位二进制加/减器。减器。 在二进制补码系统中，减法功能由加在二进制补码系统中，减法功能由加“减减数数”的

60、补码实现。的补码实现。EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXITS 功能功能0 (P)2+(Q)21 (P)2(Q)2EXIT 常用组合逻辑功能器件常用组合逻辑功能器件EXIT2. 利用利用7483(四位二进制加法器四位二进制加法器)构成构成8421BCD码码加法器加法器.二二进进制制数数和和8421BCD码码对对照照表表十进制数十进制数 二进制数二进制数(和和) 8421BCD码码(和和) C4 S4 S3 S2 S1 K4 B8 B4 B2 B1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 2 0 0 0 1 0 0 0 0 1 0 3 0 0 0 1 1 0 0 0 1 1 4 0 0 1 0 0