第3部分CPLDFPGA结构基本原理

1、第3部分CPLDFPGA结构基本原理时序电路组合电路数字电路组合电路组合电路:在逻辑上总是当前输入状态的函数；在逻辑上总是当前输入状态的函数；:其输出是当前系统状态与当前输入状态的函数其输出是当前系统状态与当前输入状态的函数,它含它含有存储单元有存储单元.主要内容主要内容 一、一、 PLD 概述概述 二、二、 简单简单PLD结构原理结构原理 三、三、 CPLD 结构原理结构原理 四、四、 FPGA的结构原理的结构原理 五、五、 硬件测试硬件测试 六、六、 CPLD/FPGA的编程和配置的编程和配置输入缓冲电路与阵列或阵列输出缓冲电路输入输出 基本基本PLD器件的原理结构图器件的原理结构图1、基

2、本概念、基本概念一、PLD概述 可编程逻辑器件（可编程逻辑器件（Programmable Logic Device）简）简称称PLD，是由，是由“与与”阵列阵列和和“或或”阵列阵列组成，能有组成，能有效的以效的以“积之和积之和”的形式实现布尔逻辑函数。的形式实现布尔逻辑函数。2、 PLD的发展历程的发展历程70年代年代80年代年代90年代年代PROM 和和PLA 器件器件改进的改进的 PLA 器件器件GAL器件器件FPGA器件器件EPLD 器件器件CPLD器件器件内嵌复杂内嵌复杂功能模块功能模块的的SoPC3 3、PLDPLD的分类的分类基本类型基本类型. 可编程只读存储器可编程只读存储器PR

3、OM. 可编程逻辑阵列可编程逻辑阵列PLA. 可编程阵列逻辑可编程阵列逻辑PAL. 通用阵列逻辑通用阵列逻辑GALCPLD/FPGA复杂类型复杂类型 可编程逻辑器件（PLD） 简单 PLD 复杂 PLD PROM PAL PLA GAL CPLD FPGA 按集成度按集成度(PLD)分类分类 可编程逻辑器件从结构上区分可编程逻辑器件从结构上区分,可分为乘积项结构器件和可分为乘积项结构器件和查找表结构器件查找表结构器件. 可编程逻辑器件从编程工艺上划分可编程逻辑器件从编程工艺上划分,可分为一次性可可分为一次性可编程器件编程器件(OTP)器件和多次性可编程器件器件器件和多次性可编程器件器件. 一次

4、性可编程器件一次性可编程器件(OTP)器件又分为熔丝型器件器件又分为熔丝型器件(如如早期的早期的PROM)和反熔丝型器件和反熔丝型器件(如如Actel公司的公司的FPGA器件器件) 多次性可编程器件器件又分为紫外线擦除电可编程多次性可编程器件器件又分为紫外线擦除电可编程器件器件(EPROM),电可擦写编程器件电可擦写编程器件(EEPROM),SROM查找查找表结构器件和表结构器件和Flash型器件型器件.1、 逻辑元件符号表示逻辑元件符号表示 二、简单PLD结构原理 PLD的互补缓冲器的互补缓冲器 PLD的互补输入的互补输入 PLD中与阵列表示中与阵列表示 PLD中或阵列的表示中或阵列的表示

5、阵列线连接表示阵列线连接表示 2、逻辑元件符号表示、逻辑元件符号表示 地 址译 码 器存 储 单 元阵 列0A1A1nA0W1W1pW0F1F1mFnp2PROM基本结构：基本结构：0111201110110.AAAWAAAWAAAWnnnn其逻辑函数是：其逻辑函数是：3、可编程只读存储器、可编程只读存储器PROM结构原理结构原理 PROM的逻辑阵列结构的逻辑阵列结构与阵列（不可编程）或阵列（可编程）0A1A1nA0W1W1pW0F1F1mFnp201,011, 111, 1101 ,011 , 111 , 1100,010, 110, 10WMWMWMFWMWMWMFWMWMWMFmmpmp

6、mpppp逻辑函数表示：逻辑函数表示：PROM表达的表达的PLD图阵列图阵列与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0F用用PROM完成半加器逻辑阵列完成半加器逻辑阵列与 阵 列 （ 固 定 ）或 阵 列（ 可 编 程 ）0A1A1A1A0A0A1F0F01110100AAFAAAAFPROM内部结构为内部结构为“与与”阵列固定，阵列固定，“或或”阵列可编阵列可编程。程。2N输入组合输入组合查表输出查表输出PLA逻辑阵逻辑阵列示意图列示意图与阵列（可编程）或阵列（可编程）0A1A1A1A0A0A1F0F4、可编程逻辑阵列、可编程逻辑阵列PLA结构原理结构原理 PLA内部结构为

7、内部结构为“与与”、“或或”阵列皆可编阵列皆可编程。程。2N乘积线乘积线编程编程输出输出 PLA与与 PROM的比较：的比较： 0A1A1F0F2A2F0A1A1F0F2A2FPLA与或阵与或阵列皆可编程列皆可编程PROM与阵列固定与阵列固定，或阵列可编程，或阵列可编程0A1A1F0F0A1A1F0FPAL结构：结构：PAL的常用表示：的常用表示：5、可编程阵列逻辑、可编程阵列逻辑PAL结构原理结构原理 CPLD技术及应用技术及应用教学课件教学课件 PAL内部结构为内部结构为“与与”阵列可编程，阵列可编程，“或或”阵列固定阵列固定。2N乘积线乘积线输出组合输出组合2.2.4 PAL结构原理结构

8、原理 PAL16V8的部分结构图的部分结构图应用实例应用实例给出逻辑方程如下：给出逻辑方程如下：Q0=I0 + NOT（I1） I2Q1=NOT（I0） I2 +NOT（I1）I2Q2=NOT（I0） I1 +NOT（I1）I2 +NOT（I2）I0思考：如何实现？思考：如何实现？答案：此款芯片不能满足答案：此款芯片不能满足Q2设计需要？设计需要？I2I1I0Q0Q1Q26、通用阵列逻辑、通用阵列逻辑GALGAL器件与器件与PAL器件具有相同的内部结构，但靠器件具有相同的内部结构，但靠各种特性组合而被区别。各种特性组合而被区别。GAL是美国晶格半导体公司（是美国晶格半导体公司（Lattice）

9、为它的）为它的可编程逻辑器件注册的专用商标名称。可编程逻辑器件注册的专用商标名称。输出逻辑宏单元输出逻辑宏单元OLMC（Output Logic Macro Cell）输出逻辑宏单元输出逻辑宏单元OLMC（Output Logic Macro Cell）一般逻辑器件一般逻辑器件举例：举例：GAL16V8GAL器件器件作为一种通用的可编程逻辑作为一种通用的可编程逻辑器件，除了器件，除了“与与”阵列可编阵列可编程改写，还对输出端口设计程改写，还对输出端口设计了可重新改变结构和功能的了可重新改变结构和功能的输出逻辑宏单元。输出逻辑宏单元。输出口大多表现为缓冲器输出口大多表现为缓冲器/驱驱动器，一旦器

10、件定型，用户动器，一旦器件定型，用户不能对它作任何改变。不能对它作任何改变。逻辑宏单元输入/输出口输入口时钟信号输入三态控制可编程与阵列固定或阵列GAL16V8CPLDComplicated Programmable Logic DeviceI/OFBFBI/O互连互连 矩阵矩阵FBFB结构框图结构框图三、复杂可编程逻辑器件CPLD 三大部分：三大部分： I/O块，块，FB（功能块）和互连矩阵。（功能块）和互连矩阵。组成组成特点特点CPLD延伸出延伸出2个发展趋势：可擦除个发展趋势：可擦除PLD和现场可编和现场可编程门阵列程门阵列FPGA。CPLD是由是由PAL或或GAL发展而来，是由可编程逻

11、辑发展而来，是由可编程逻辑的功能块围绕一个位于中心和延时固定的可编程互的功能块围绕一个位于中心和延时固定的可编程互连矩阵构成。连矩阵构成。不采用分段互连方式，具有较大的时间可预测性。不采用分段互连方式，具有较大的时间可预测性。采用采用EEPROM工艺工艺MAX7000系列的单个宏单元结构系列的单个宏单元结构MAX7128S的结构的结构 1逻辑阵列块逻辑阵列块(LAB) 2宏单元宏单元 MAX7000系列中的宏单元系列中的宏单元 三种时钟输入模式三种时钟输入模式 全局时钟信号全局时钟信号 全局时钟信号由高电平有效的时钟信号使能全局时钟信号由高电平有效的时钟信号使能 用乘积项实现一个阵列时钟用乘积

12、项实现一个阵列时钟 3扩展乘积项扩展乘积项 （1）共享扩展项）共享扩展项 并联扩展项馈送方式并联扩展项馈送方式（2）并联扩展项）并联扩展项4可编程连线阵列可编程连线阵列(PIA) PIA信号布线到信号布线到LAB的方式的方式 5I/O控制块控制块 EPM7128S器件的器件的I/O控制块控制块 FPGAField Programmable Gate ArrayFPGA内部结构内部结构可编程可编程I/O可编程单元可编程单元可编程布线可编程布线四、现场可编程门阵列FPGA FPGA现场可编程门阵列通常由现场可编程门阵列通常由布线资源布线资源围绕的围绕的可可编程单元编程单元（或宏单元）构成阵列，又由

13、（或宏单元）构成阵列，又由可编程可编程I/O单元单元围绕阵列构成整个芯片。围绕阵列构成整个芯片。可编程逻辑功能块可编程逻辑功能块CLB实现用户功能的基本单元。实现用户功能的基本单元。可编程可编程I/O单元单元完成芯片上逻辑与外部封装脚的接口，常分布在完成芯片上逻辑与外部封装脚的接口，常分布在CLB的四周的四周可编程互连可编程互连PI采用采用SRAM工艺工艺包括各种长度的连线和可编程连接开关，将逻辑块与输入包括各种长度的连线和可编程连接开关，将逻辑块与输入/输出块连接起来，构成特定的电路输出块连接起来，构成特定的电路0000010100000101161RAM输入A输入B输入C输入D查找表输出多

14、路选择器FPGA查找表单元内部结构查找表单元内部结构查 找 表LUT输 入 1输 入 2输 入 3输 入 4输 出FPGA查找表单元：查找表单元： 一个一个N输入查找表输入查找表 (LUT，Look Up Table)可以实现可以实现N个输入变个输入变量的任何逻辑功能，如量的任何逻辑功能，如 N输入输入“与与”、 N输入输入“异或异或”等。等。 输入多于输入多于N个的函数、方程必须分开用几个查找表（个的函数、方程必须分开用几个查找表（ LUT）实现实现输出输出查黑查黑找盒找盒表子表子输入输入1输入输入2输入输入3输入输入4什么是查找表什么是查找表? 实际逻辑电路 LUT 的实现方式a,b,c,

15、d 输入逻辑输出地址RAM 中存储的内容00000000000001000010.0.01111111111一个4输入与门查找表实例：0000010100001001输入 A 输入 B 输入C 输入D 查找表查找表输出输出16x1RAM查找表原理查找表原理多路选择器多路选择器0011000100100001011Xilinx Spartan-II内部结构内部结构CLBs:Configurable Logic Blocks(可配置逻辑块可配置逻辑块)Altera Flex/Acex 等芯片的结构等芯片的结构LAB: Logic Array Block(逻辑阵列块逻辑阵列块)四、FPGA/CPLD

16、硬件测试技术n内部逻辑测试内部逻辑测试 nJTAG（Joint Test Action Group-联合测试行动小组）联合测试行动小组）边界扫描测试边界扫描测试n嵌入式逻辑分析仪嵌入式逻辑分析仪(通过通过JTAG接口软件测试接口软件测试方法方法)nAltera 的的 SignalTapnXilinx 的的 ChipScope小知识：传统上将信号连线夹住小知识：传统上将信号连线夹住I/O引脚，利用示波器、逻辑分析引脚，利用示波器、逻辑分析仪或总线分析仪测试和验证芯片内部信号，这种测试方法仪器昂贵，仪或总线分析仪测试和验证芯片内部信号，这种测试方法仪器昂贵，边线夹对信号影响大，且易烧坏芯片。随着边

17、线夹对信号影响大，且易烧坏芯片。随着JTAG边界扫描技术发边界扫描技术发展，基于嵌入式逻辑分析仪的内部逻辑测试方法得到了广泛应用。展，基于嵌入式逻辑分析仪的内部逻辑测试方法得到了广泛应用。随着微电子技术、微封装技术和印制板制造技术的不断发展，随着微电子技术、微封装技术和印制板制造技术的不断发展，印制电路板越来越小，密度和复杂程度越来越来高。面对这印制电路板越来越小，密度和复杂程度越来越来高。面对这样的发展趋势，如果仍沿用传统的外探针测试法和样的发展趋势，如果仍沿用传统的外探针测试法和“针床针床”夹具测试法来全面彻底的测试焊接在电路板上的器件将是难夹具测试法来全面彻底的测试焊接在电路板上的器件将

18、是难以实现的。多层电路板以及采用贴片封装器件的电路板，将以实现的。多层电路板以及采用贴片封装器件的电路板，将更难以用传统的测试方法加以测试。更难以用传统的测试方法加以测试。20世纪世纪80年代，联合测试行动组开发了边界扫描测试年代，联合测试行动组开发了边界扫描测试技术规范。该规范提供了有效的测试引线间隔致密的技术规范。该规范提供了有效的测试引线间隔致密的电路板上零件的能力。电路板上零件的能力。如今，几乎所有公司的如今，几乎所有公司的CPLD/FPGA器件均遵守器件均遵守IEEE规范，为输入规范，为输入/输出引脚及专用配置引脚提供了边界扫输出引脚及专用配置引脚提供了边界扫描测试描测试BST（Bo

19、undary-Scan Interface）的能力。与）的能力。与此类似的是此类似的是DSP器件，如器件，如TI的的TMS320系列系列DSP器件器件均含均含JTAG口。口。边界扫描电路结构边界扫描电路结构边界扫描边界扫描IO引脚功能引脚功能引引 脚脚描描 述述功功 能能TDI测试数据输入测试数据输入(Test Data Input)测试指令和编程数据的串行输入引脚。数据在测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。的上升沿移入。TDO测试数据输出测试数据输出(Test Data Output)测试指令和编程数据的串行输出引脚，数据在测试指令和编程数据的串行输出引脚，数据在TC

20、K的的下降沿移出。如果数据没有被移出时，该引脚处于高下降沿移出。如果数据没有被移出时，该引脚处于高阻态。阻态。TMS测试模式选择测试模式选择(Test Mode Select)控制信号输入引脚，负责控制信号输入引脚，负责TAP控制器的转换。控制器的转换。TMS必须在必须在TCK的上升沿到来之前稳定。的上升沿到来之前稳定。TCK测试时钟输入测试时钟输入(Test Clock Input)时钟输入到时钟输入到BST电路，一些操作发生在电路，一些操作发生在上升沿，而另一些发生在下降沿。上升沿，而另一些发生在下降沿。TRST测试复位输入测试复位输入(Test Reset Input)低电平有效，异步复

21、位边界扫描电路低电平有效，异步复位边界扫描电路(在在IEEE规范中，该引脚可选规范中，该引脚可选)。JTAG BST需要下列寄存器：需要下列寄存器：指令寄存器指令寄存器旁路寄存器旁路寄存器边界扫描寄存器边界扫描寄存器用来决定是否进行测试或访问数据寄用来决定是否进行测试或访问数据寄存器操作存器操作这个这个1bit寄存器用来提供寄存器用来提供TDI和和TDO的最小串行通道的最小串行通道由器件引脚上的所有边界扫描由器件引脚上的所有边界扫描单元构成单元构成FPGA每个输入输出引脚每个输入输出引脚都增加了一个移位寄存器，都增加了一个移位寄存器，在测试模式下，这些寄存在测试模式下，这些寄存器用来控制输出引

22、脚的状器用来控制输出引脚的状态和读取输入引脚的状态，态和读取输入引脚的状态，从而完成了测试工作。从而完成了测试工作。边界扫描测试步骤边界扫描测试步骤移位输入和译码指令移位输入和译码指令 移位输入测试数据移位输入测试数据 执行测试执行测试 输出结果输出结果六、CPLD/FPGA的编程与配置 软件如何录入软件如何录入“固化固化”进入器件？进入器件？方法方法1：编程器（：编程器（Programmer）专用编程器和通用编程器专用编程器和通用编程器u 把把CPLD/FPGA设计代码送入芯片的过程（或做法）设计代码送入芯片的过程（或做法） 称称为对为对CPLD/FPGA器件的配置，也称为下载。器件的配置，

23、也称为下载。u 经过配置的经过配置的CPLD/FPGA芯片，就成为具有用户需要功芯片，就成为具有用户需要功能的专用数字电路或数字系统。能的专用数字电路或数字系统。开始编程开始编程将编程完毕的配置将编程完毕的配置器件插在相应的器件插在相应的电路系统上电路系统上ISPIn System Programmable方法方法2：在系统编程：在系统编程ISP通过几根编程线与计算机的并行口通过几根编程线与计算机的并行口/串口相连，在专门应用软件配合串口相连，在专门应用软件配合下，方便的实现程序下载。下，方便的实现程序下载。EPC2器件器件EPC2的编程口的编程口ISPISP功能提高设计和应用的灵活性功能提高

24、设计和应用的灵活性n 减少对器件的减少对器件的触摸和损伤触摸和损伤n 不计较器件的不计较器件的封装形式封装形式n 允许一般的存储允许一般的存储n 样机制造方便样机制造方便n 支持生产和测试支持生产和测试流程中的修改流程中的修改n 允许现场硬允许现场硬件升级件升级n 迅速方便地迅速方便地提升功能提升功能未编程前先焊未编程前先焊接安装接安装系统内编程系统内编程-ISP在系统现场重在系统现场重编程修改编程修改l 器件编程下载的分类：器件编程下载的分类： 对对CPLD/FPGA芯片进行编程配置的方式有多种。芯片进行编程配置的方式有多种。 1、按使用计算机的通讯接口划分，有：、按使用计算机的通讯接口划分

25、，有：（1）串口下载（）串口下载（BitBlaster或或MasterBlaster）、）、（2）并口下载（）并口下载（ByteBlaster）、）、（3）USB接口下载接口下载(MasterBlaster或或APU)等方式。等方式。2 2、若按使用的、若按使用的CPLD/FPGACPLD/FPGA器件划分，有：器件划分，有：1 1）CPLDCPLD编程（适用于片内编程元件为编程（适用于片内编程元件为EPROMEPROM、 E2PROME2PROM和闪存的器件）；和闪存的器件）；2 2）FPGAFPGA下载下载（适用于片内编程元件为（适用于片内编程元件为SDRAMSDRAM的器件）的器件）3

26、3、按、按CPLD/FPGACPLD/FPGA器件在编程下载过程中的状态划分器件在编程下载过程中的状态划分，有：，有：1 1）主动配置方式。）主动配置方式。 在这种配置方式下在这种配置方式下, ,由由CPLD/FPGACPLD/FPGA器件引导配置器件引导配置操作的过程并控制着外部存贮器和初始化过程；操作的过程并控制着外部存贮器和初始化过程；2 2）被动配置方式。）被动配置方式。 在这种配置方式下在这种配置方式下, ,由外部由外部CPUCPU或控制器（如单片或控制器（如单片机）控制配置的过程。机）控制配置的过程。CPLD/FPGACPLD/FPGA器件的工作状态器件的工作状态 l CPLD/F

27、PGA器件按照正常使用和下载的不同过程其器件按照正常使用和下载的不同过程其工作状态分为三种：工作状态分为三种：1、用户状态、用户状态(User mode) 即电路中即电路中CPLD器件正常工作时的状态；器件正常工作时的状态；2、配置状态、配置状态(Configuration mode ) 指将编程数据装入指将编程数据装入CPLD/FPGA器件的过程，也可称器件的过程，也可称 之为下载状态；之为下载状态；3、初始化状态、初始化状态(Initialization) 此时此时CPLD/FPGA器件内部的各类寄存器复位，器件内部的各类寄存器复位， 让让IO引脚为使器件正常工作作好准备。引脚为使器件正常

28、工作作好准备。ALTERA的编程文件的编程文件l ALTERA ALTERA 公司的开发系统公司的开发系统QusrtusQusrtus可以生成多种格式的编程可以生成多种格式的编程数据文件。对于不同系列器件数据文件。对于不同系列器件, , 所能生成的编程所能生成的编程/ /配置文件类配置文件类型有所不同型有所不同, , 其中最常用的即为其中最常用的即为.sof.sof文件和文件和.pof.pof文件，但无文件，但无论什么格式的下载文件，最终下载到论什么格式的下载文件，最终下载到FPGAFPGA芯片中的文件都芯片中的文件都为为.rbf.rbf原始二进制文件：原始二进制文件： SRAM Object

29、 SRAM Object格式（格式（.sof.sof：SRAM Object FileSRAM Object File）: : SOF SOF格式配置文件由下载电缆将其下载到格式配置文件由下载电缆将其下载到FPGAFPGA芯片中芯片中, , 其它数其它数据格式均可由该种格式转化而成，据格式均可由该种格式转化而成，Quartus IIQuartus II自动默认生成，自动默认生成，SOFSOF文件基于文件基于JTAGJTAG模式下载，下载速度快，一般在设计调试程模式下载，下载速度快，一般在设计调试程序时使用，但掉电失效。序时使用，但掉电失效。 Programming ObjectProgramm

30、ing Object格式（格式（.pof:Programmable Object .pof:Programmable Object FileFile）: : POF POF格式配置文件用于烧写格式配置文件用于烧写AlteraAltera公司配置芯片或公司配置芯片或CPLDCPLD芯片，芯片， Quartus IIQuartus II自动生成，自动生成，POFPOF文件用于文件用于ASAS配置方式，是烧录进芯配置方式，是烧录进芯片的，速度较慢，但不会掉电消失，一般在应用时使用。片的，速度较慢，但不会掉电消失，一般在应用时使用。 （一）（一） CPLD的的ISP方式编程方式编程 CPLD的的JTA

31、G方式方式编程下载连接图编程下载连接图 各引脚信号名称各引脚信号名称10芯下载口芯下载口 对对CPLD编程编程TCK、TDO、TMS、TDI为为CPLD的的JTAG口口多多CPLD芯片芯片ISP编程连接方式编程连接方式 配置配置(configuration)是对是对FPGA的内容进行编程的的内容进行编程的过程。每次上电后都需要进行配置是基于过程。每次上电后都需要进行配置是基于SRAM工艺工艺FPGA的一个特点，也可以说是一个缺点。的一个特点，也可以说是一个缺点。FPGA配置过程如下：配置过程如下：FPGA配置配置器件器件外部电路将配置数据载外部电路将配置数据载入片内配置入片内配置RAM中中外部

32、电路外部电路FPGA配置完成配置完成配置配置RAM配置配置RAM中的配置数据：中的配置数据：用于控制用于控制FPGA内部可内部可编程的内部逻辑、内部编程的内部逻辑、内部寄存器和寄存器和I/O寄存器初寄存器初始化，始化，I/O驱动器使能驱动器使能等。之后等。之后FPGA进入用进入用户模式。户模式。（二）（二） FPGA配置方式配置方式561、 FPGA配置方式配置方式根据根据FPGA在配置电路中的角色，可以将配置方式分为三类：在配置电路中的角色，可以将配置方式分为三类：（1）.FPGA主动串行主动串行(AS-Active Serial Mode)方式方式 （2）. JTAG (JTAG Mode

33、)方式方式（3）. FPGA被动被动(PS-Passive Serial Mode)方式方式EPCS系列系列配置数据配置数据FPGA主动串行主动串行(AS)方式方式1下载工具下载工具或或智能主机智能主机JTAG方式方式2EPC系列系列FPGA仅输出响应信号仅输出响应信号FPGAFPGA被动被动(Passive)方式方式3 2、FPGA配置方案图配置方案图JTAGJTAG配置端配置端口口FPGAPSPS配置端口配置端口P PC C机机配置适配电路配置适配电路配置器件配置器件或配置电路或配置电路ASAS配置端口配置端口专用专用FLASHFLASH配置器件配置器件PS- Passive Serial

34、 FPP- Fast passive parallel PPA- Passive parallel asynchronous PPS- Passive parallel synchronous PSA-Passive Serial Asynchronous 被动方式可分为下列几种方式：被动方式可分为下列几种方式： 被动串行方式（被动串行方式（PS） 快速被动并行（快速被动并行（FPP）方式）方式 被动并行异步（被动并行异步（PPA）方式）方式 被动并行同步（被动并行同步（PPS）方式）方式 被动串行异步（被动串行异步（PSA）方式）方式FPGAEPC DeviceConfigurationCo

35、ntrollerMemoryFPGAMAX II or External ProcessorConfigurationControllerExternal FlashMemoryFPGAFPGAExternalMemoryInitiates configuration processProvides configuration dataConfigurationController主动（主动（AS）方式）方式被动（被动（PS）方式）方式被动（被动（PS）方式）方式JTAG方式方式配置方式配置方式器件类别器件类别Stratix IIStratix ,Stratix GXCyclone IICyc

36、loneAPEX IIAPEX20K,APEX20KE,APEX20KCMercuryACEX 1KFLEX10K,FLEX10KE,FLEX10KAFLEX6000被动串行（被动串行（PS）主动串行主动串行(AS)快速被动并行（快速被动并行（FPP）被动并行同步（被动并行同步（PPS）被动并行异步（被动并行异步（PPA）被动串行异步（被动串行异步（PSA）JTAG仅支持边仅支持边界扫描测界扫描测试试Altera FPGA配置方式列表配置方式列表Cyclone FPGA配置方式表配置方式表配配 置置 方方 式式描描 述述主动串行配置主动串行配置(AS)(AS)采用串行配置器件（采用串行配置器件

37、（EPCS1EPCS1、EPCS4EPCS4、EPCS16EPCS16、EPCS64EPCS64）被动配置（被动配置（PSPS）1 1采用专用配置器件（采用专用配置器件（EPC1EPC1、EPC2EPC2、EPC4EPC4、EPC8EPC8、EPC16EPC16）；）；2 2采用配置控制器（单片机、采用配置控制器（单片机、CPLDCPLD等）配合等）配合FlashFlash；JTAGJTAG配置配置通过通过JTAGJTAG进行配置进行配置3. Cyclone及及Cyclone II FPGA配置配置Cyclone 以及以及Cyclone IIFPGA使用使用SRAM单元来单元来存储配置数据。存

38、储配置数据。FPGA中的中的SRAM是易失性的，每次上电之前，是易失性的，每次上电之前，配置数据配置数据(或压缩的配置数据或压缩的配置数据)必须重新下载到必须重新下载到FPGA中。下面中。下面的的2个条件均可使个条件均可使FPGA产生一次配置请求：产生一次配置请求：给给FPGA重新上电；重新上电；FPGA的的nConfig引脚上产生一个低电平到高电平的上升沿。引脚上产生一个低电平到高电平的上升沿。Cyclone及及Cyclone II FPGA的配置方式包括：的配置方式包括：（1）FPGA主动串行主动串行(AS)配置配置方式方式； （2）FPGA被动被动(Passive)配置配置方式方式 ；（

39、3）JTAG配置配置方式方式 。注：。注：AS和和JTAG是实验室开发板配置方式是实验室开发板配置方式用户可以通过设置用户可以通过设置FPGA上的上的MSEL0、MESL1两个引脚的状态来两个引脚的状态来选择配置方式。各种配置方式的选择配置方式。各种配置方式的MSEL0、MESL1设置如下表所列：设置如下表所列：MSEL1MSEL0配置方式备注00AS主动（串行配置器件）20M10快速AS主动（串行配置器件） 40M，只限Cyclone II01PS被动（CPLD控制）00或1JTAG配置MSEL设设置跳线置跳线62（1） JTAG配置配置通过通过JTAG接口，利用接口，利用Quartus I

40、I软件可以直接对软件可以直接对FPGA进行单独的硬件进行单独的硬件重新配置。重新配置。Quartus II软件在编译时会自动生成用于软件在编译时会自动生成用于JTAG配置的配置的.sof文件。文件。如果同时使用如果同时使用AS方式和方式和JTAG方式来配置方式来配置FPGA，JTAG配置方式拥有最高配置方式拥有最高的优先级，的优先级，此时此时AS方式将停止，而执行方式将停止，而执行JTAG方式配置。方式配置。JTAG配置的电路原理配置的电路原理图图12345678910JTAG接口10k10kR1R2DATA0nCONFIGnCEMSEL0MSEL1DCLKCONF_DONEnSTATUSTC

41、KTMSTDOTDICyclone(Cyclone II) FPGAVCCVIO(3)N.C.N.C.VCCVCCVCCVCC(1)(2)(2)(2)(2)(2)R3Cyclone: R1-R3 10KCyclone II: R1-R3 1K 利用利用Quartus II软件和软件和USB Blaster、ByteBlaster II等下载电缆等下载电缆可下载配置数据到可下载配置数据到FPGA。Quartus II软件可以验证软件可以验证JTAG配置是否成功。配置是否成功。 JTAG配置通过下载电缆使用配置通过下载电缆使用SOF、Jam或者或者JBC文件直接对文件直接对FPGA进进行配置，这种

42、配置方式只能用于调试阶段，因为，掉电后行配置，这种配置方式只能用于调试阶段，因为，掉电后FPGA中的配置数据中的配置数据将丢失。将丢失。 JTAG下载口下载口Pin 1Download Cable 10-Pin Male Header (JTAG Mode)nSTATUSnCONFIG CONF_DONEDCLKMSELn.0nCETDI TMS TCK TDOnSTATUSnCONFIG CONF_DONEDCLKMSELn.0nCETDI TMS TCK TDOVCCVCCVCCVCCVCCVCCVIOJTAG Configuration of Multiple Devices（多芯片（多

43、芯片 JTAG配置电路）配置电路）主动串行配置方式主动串行配置方式(AS)是将配置数据事先存储在串行配置器件是将配置数据事先存储在串行配置器件EPCS中中,然后在系统上电时然后在系统上电时Cyclone及及Cyclone II FPGA通过串通过串行接口读取配置数据行接口读取配置数据（如果是压缩数据，还会进行解压缩处理）（如果是压缩数据，还会进行解压缩处理）对内部的对内部的SRAM单元进行配置。因为上述配置过程中单元进行配置。因为上述配置过程中FPGA控制配置接口，因此通控制配置接口，因此通常称为主动配置方式。常称为主动配置方式。（2）主动串行）主动串行配置配置nCEnSTATUSnCONFI

44、GCONFIG_DONEDATA0DCLKnCSOASDOnCEOMSEL0MSEL1Cylone(Cyclone II) FPGAnCSDATAASDIDCLKEPCS串行配置器件10k10k10kVCCVCCVCCN.C.12345678910AS接口10kVCClow or high说明：说明：1. 因为因为FPGA上的上的nSTATUS、CONFIG_DONE管脚都管脚都是开漏结构，所以都要接上是开漏结构，所以都要接上拉电阻。拉电阻。FPGA的片选脚的片选脚nCE必须接地。必须接地。主动串行配置的电路原理图主动串行配置的电路原理图Multi-Device AS Configurations（多芯片）（多芯片）Multiple-device AS configurationnSTATUSCONF_DONEnCONFIGnCE DATA0 nCEODCLKnCSOASDO MSELn.0GNDVCCCONF_DONEnSTATUSn