第二章FPGA、CPLD结构原理

1、 FPGA - Field Programmable Gate Array CPLD - Complex Programmable Logic Device 2.1 2.1 概概 述述输入缓冲电路与阵列或阵列输出缓冲电路输入输出 基本基本PLD器件的原理结构图器件的原理结构图最早的可编程电路结构：F=AB+BC+ACPLDprogrammable logic devices2.1.1 PLD的发展历程的发展历程70年代年代80年代年代90年代年代PROM 和和PLA 器件器件改进的改进的 PLA 器件器件PALGAL器件器件FPGA器件器件EPLD 器件器件CPLD器件器件内嵌复杂内嵌复杂功能

2、模块功能模块的的SoPC片上可编程系统2.1.2 PLD2.1.2 PLD的分类的分类按集成度按集成度(PLD)分类分类 可编程逻辑器件（PLD） 简单 PLD 复杂 PLD PROM PAL PLA GAL CPLD FPGA 500门以下可编程逻辑器件从结构上来分：（1）乘积项结构器件基本结构为“与或”阵列的器件 PLD、CPLD（2）查找表结构器件 FPGA从编程工艺上划分：（1）熔丝型器件（2）反熔丝型器件 一次性编程（3）EPROM型：紫外线擦除（4）EEPROM型：电可擦写（5）SRAM型：查找表结构器件，断电后信息丢失（FPGA）（6）Flash型：（FPGA）反熔丝结构，多次可

3、编程，也可以做到掉电后不需要重新配置2.2 简单简单PLD结构原理结构原理 2.2.1 逻辑元件符号表示逻辑元件符号表示 PLD的互补缓冲器的互补缓冲器 PLD的互补输入的互补输入 PLD中与阵列表示中与阵列表示 PLD中或阵列的表示中或阵列的表示 阵列线连接表示阵列线连接表示 2.2.1 逻辑元件符号表示逻辑元件符号表示 地 址译 码 器存 储 单 元阵 列0A1A1nA0W1W1pW0F1F1mFnp2PROM基本结构：基本结构：0111201110110.AAAWAAAWAAAWnnnn其逻辑函数是：其逻辑函数是：2.2.2 PROM结构原理结构原理 PROM的逻辑阵列结构的逻辑阵列结构

4、与阵列（不可编程）或阵列（可编程）0A1A1nA0W1W1pW0F1F1mFnp201,011, 111, 1101 ,011 , 111 , 1100,010, 110, 10WMWMWMFWMWMWMFWMWMWMFmmpmpmpppp逻辑函数表示：逻辑函数表示：PROM表达的表达的PLD图阵列图阵列与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0F用用PROM完成半加器逻辑阵列完成半加器逻辑阵列与 阵 列 （ 固 定 ）或 阵 列（ 可 编 程 ）0A1A1A1A0A0A1F0F01110100AAFAAAAFPLA逻辑阵逻辑阵列示意图列示意图与 阵 列 （ 可 编 程 ）或

5、 阵 列（ 可 编 程 ）0A1A1A1A0A0A1F0F2.2.3 PLA结构原理结构原理 PLA与与 PROM的比较：的比较： 0A1A1F0F2A2F0A1A1F0F2A2F0A1A1F0F0A1A1F0FPAL结构：结构：PAL的常用表示：的常用表示：2.2.4 PAL结构原理结构原理 2.2.4 PAL结构原理结构原理 PAL16V8的部分结构图的部分结构图2.2.5 GAL结构原理结构原理1、GAL通用阵列逻辑器件2、GAL采用EEPROM工艺，具有电可擦除重复编程的特点3、GAL的“与或”结构上沿用了PAL的与阵列可编程，或阵列固定的结构4、对PAL的I/O结构进行了较大的改进，

6、增加了输出逻辑宏单元OLMCOLMC-output logic macro cellOLMC-有四种多路选择输出结构，分别属于三种模式：1、寄存器模式：寄存器输出结构；寄存器模式组合输出双向口结构2、复合模式：组合输出双向口结构；组合输出结构；3、简单模式：反馈输入结构；输出反馈结构；输出结构2.2.5 GAL结构原理结构原理 寄存器输出结构寄存器输出结构寄存器模式组合双向输出结构寄存器模式组合双向输出结构(1) 寄存器模式。寄存器模式。 组合输出双向结构组合输出双向结构复合型组合输出结构复合型组合输出结构(2) 复合模式。复合模式。 反馈输入结构反馈输入结构输出反馈结构输出反馈结构简单模式输

7、出结构简单模式输出结构(3) 简单模式。简单模式。 2.2 CPLD的结构及其工作原理的结构及其工作原理简单的PLD被CPLD取代的原因：1、阵列规模较小，资源不够用于设计数字系统，多片，因此性能、成本及周期受影响2、片内寄存器资源不足，且寄存器的结构限制较多（如时钟共用）难以构成时序电路3、I/O不够灵活，如三态控制等，限制了片内资源的利用率。4、编程不便，需用专用的编程工具，对于使用熔丝型的简单PLD更是不便主流CPLD是ALtera公司的MAX7000S系列器件：1、MAX7000S包含32256个宏单元， 每16个宏单元组成一个逻辑阵列块（ logic array block,LAB)

8、. 每个宏单元含有一个可编程的与阵列和固定的或阵列，以及一个可配置寄存器 每个宏单元共享扩展乘积项和高速并联扩展乘积项，它们可向每个宏单元提供多达32个乘积项，以构成复杂的逻辑函数五部分组成：1、逻辑阵列 2、宏单元 3、扩展乘积项 4、可编程连线阵列 5、I/O控制块MAX7000系列的单个宏单元结构系列的单个宏单元结构2.2 CPLD的结构及其工作原理的结构及其工作原理 MAX7128S的结构的结构 1逻辑阵列块逻辑阵列块(LAB) 2宏单元宏单元 MAX7000系列中的宏单元系列中的宏单元 三种时钟输入模式三种时钟输入模式 全局时钟信号全局时钟信号 全局时钟信号由高电平有效的时钟信号使能

9、全局时钟信号由高电平有效的时钟信号使能 用乘积项实现一个阵列时钟用乘积项实现一个阵列时钟 3扩展乘积项扩展乘积项 （1）共享扩展项）共享扩展项 并联扩展项馈送方式并联扩展项馈送方式（2）并联扩展项）并联扩展项4可编程连线阵列可编程连线阵列(PIA) PIA信号布线到信号布线到LAB的方式的方式 5I/O控制块控制块 EPM7128S器件的器件的I/O控制块控制块 2.4.1 查找表逻辑结查找表逻辑结构构 2.4 FPGA的结构及其工作原理的结构及其工作原理 0000010100000101161RAM输入A输入B输入C输入D查找表输出多路选择器FPGA查找表单元内部结构查找表单元内部结构 Cy

10、clone III系列器件的结构与原理系列器件的结构与原理 Cyclone III系列器件主要由系列器件主要由（1）逻辑阵列块）逻辑阵列块LAB；（2）嵌入式存储器块；）嵌入式存储器块；（3）I/O单元；单元；（4）嵌入式硬件乘法器；）嵌入式硬件乘法器；（5）PLL等模块构成等模块构成Cyclone III系列器件的可编程资源主要来自逻辑阵列块系列器件的可编程资源主要来自逻辑阵列块LAB，每个每个LAB都由多个逻辑单元都由多个逻辑单元LE构成，构成，LE是这种是这种FPGA最基本的最基本的可编程单元。可编程单元。LE由一个由一个4输入的查找表输入的查找表LUT，进位链逻辑和一个可编程的寄存，进

11、位链逻辑和一个可编程的寄存器构成器构成Cyclone III 的的LE可以工作在下列两种模式：可以工作在下列两种模式：1、普通模式、普通模式 2、动态模式、动态模式2.4.2 Cyclone III系列器件的结构与原理系列器件的结构与原理 2.4.2 Cyclone III系列器件的结构与原理系列器件的结构与原理 Cyclone III LE 普通模式普通模式2.4.2 Cyclone III系列器件的结构与原理系列器件的结构与原理 Cyclone III LE 动态算术模式动态算术模式Cyclone LAB 结构1、包含10个LE；2、LE进位链和级联链3、LAB控制信号；4、LAB局部互链

12、5、LUT链；6、寄存器链进位链：在动态算术模式下LE的快速进位选择；通过冗余的进位计算的方式来提供进位功能的速度；在计算进位时，预先对进位输入0和1的两种情况都计算，然后再进行选择控制信号：每个LAB都有专用的逻辑来生成LE的控制信号，这些控制信号包括：两个时钟、两个时钟使能、两个异步清零同步清零、异步预置/装载信号同步装载、加/减控制信号。在同一时刻最多10个控制信号局部互连：可以用来在同一个LAB的LE之间传输信号；可以驱动在同一个LAB中的LE，可以连接行与列互连。2.4.2 Cyclone III系列器件的结构与原理系列器件的结构与原理 Cyclone III LAB 结构结构快速通

13、道快速通道(FastTrack) FastTrack遍布于整个遍布于整个FPGA器件，是一系列水平和垂器件，是一系列水平和垂直走向的连续式布线通道。直走向的连续式布线通道。 FastTrack连接是由遍布整个器件的连接是由遍布整个器件的“行互连行互连”和和“列列互线互线”组成的。组成的。 2.4.2 Cyclone III系列器件的结构与原理系列器件的结构与原理 LAB阵列间互连阵列间互连 快速进位选择链快速进位选择链 嵌入式乘法器嵌入式乘法器压控振荡器给出一个信号压控振荡器给出一个信号,一部分作为输出一部分作为输出,另一部分通过分频与另一部分通过分频与PLL IC所产生的本振信号作相位比较所

14、产生的本振信号作相位比较,为了保持频率不变为了保持频率不变,就要求就要求相位差不发生改变相位差不发生改变,如果有相位差的变化如果有相位差的变化,则则PLL IC的电压输出端的电压输出端的电压发生变化的电压发生变化,去控制去控制VCO,直到相位差恢复直到相位差恢复!达到锁频的目的达到锁频的目的!能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。电子电路。 PLL工作原理工作原理2.5.1 内部逻辑测试内部逻辑测试 2.5 FPGA/CPLD2.5 FPGA/CPLD测试技术测试技术 2.5.2 JTAG边界扫描测试边界扫描测

15、试 边界扫描电路结构边界扫描电路结构 2.5.2 JTAG边界扫描测试边界扫描测试 边界扫描边界扫描IO引脚功能引脚功能引引 脚脚描描 述述功功 能能TDI测试数据输入测试数据输入(Test Data Input)测试指令和编程数据的串行输入引脚。数据在测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。的上升沿移入。TDO测试数据输出测试数据输出(Test Data Output)测试指令和编程数据的串行输出引脚，数据在测试指令和编程数据的串行输出引脚，数据在TCK的下降沿移出。如果数据没有被移出时，该引脚处的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。于高阻态。TMS测试模

16、式选择测试模式选择(Test Mode Select)控制信号输入引脚，负责控制信号输入引脚，负责TAP控制器的转换。控制器的转换。TMS必须在必须在TCK的上升沿到来之前稳定。的上升沿到来之前稳定。TCK测试时钟输入测试时钟输入(Test Clock Input)时钟输入到时钟输入到BST电路，一些操作发生在上升沿，而另电路，一些操作发生在上升沿，而另一些发生在下降沿。一些发生在下降沿。TRST测试复位输入测试复位输入(Test Reset Input)低电平有效，异步复位边界扫描电路低电平有效，异步复位边界扫描电路(在在IEEE规范中规范中，该引脚可选，该引脚可选)。JTAG BST需要下

17、列寄存器：需要下列寄存器：指令寄存器指令寄存器旁路寄存器旁路寄存器边界扫描寄存器边界扫描寄存器用来决定是否进行测试或访问数据寄用来决定是否进行测试或访问数据寄存器操作存器操作这个这个1bit寄存器用来提供寄存器用来提供TDI和和TDO的最小串行通道的最小串行通道由器件引脚上的所有边界扫描由器件引脚上的所有边界扫描单元构成单元构成边界扫描数据移边界扫描数据移位方式位方式 JTAG BST系统内系统内部结构部结构 JTAG BST系统与与系统与与FLEX器件关联结构图器件关联结构图 2.6.1 Lattice公司公司CPLD器件系列器件系列 2.6 FPGA/CPLD2.6 FPGA/CPLD产品

18、概述产品概述 1. ispLSI器件系列器件系列 ispLSI1000E系列系列 ispLSI2000E/2000VL/200VE系列系列 ispLSI5000V系列系列 ispLSI 8000/8000V系列系列 2. ispLSI器件的结构与特点器件的结构与特点 采用采用UltraMOS工艺工艺 系统可编程功能，所有的系统可编程功能，所有的ispLSI器件均支持器件均支持ISP功能功能 边界扫描测试功能边界扫描测试功能 加密功能加密功能 短路保护功能短路保护功能 2.6.2 Xilinx公司的公司的FPGA和和CPLD器件系列器件系列 1. Virtex-4系列系列FPGA 面向逻辑密集的

19、设计：面向逻辑密集的设计：Virtex-4 LX面向高性能信号处理应用：面向高性能信号处理应用：Virtex-4 SX面向高速串行连接和嵌入式处理应用：面向高速串行连接和嵌入式处理应用：Virtex-4 FX2. Spartan器件系列器件系列 3. XC9500系列系列CPLD 4. Xilinx FPGA配置器件配置器件SPROM 5. Xilinx的的IP核核 逻辑核逻辑核(LogiCORE) 通用类通用类 接口类接口类 AllianceAlliance核核 2.6.3 Altera公司公司FPGA和和CPLD器件系列器件系列 1. Stratix II 系列系列FPGA Stratix

20、 II提供了高速提供了高速I/O信号和接口信号和接口 :专用串行专用串行/解串（解串（SERDES）电路电路 动态相位调整（动态相位调整（DPA）电路电路 支持差分支持差分I/O信号电平信号电平 提供外部存储器接口提供外部存储器接口 2. Stratix系列系列FPGA 3. ACEX系列系列FPGA 4. FLEX系列系列FPGA 5. MAX系列系列CPLD 6. Cyclone系列系列FPGA低成本低成本FPGA 7. Cyclone II系列系列FPGA 8. Altera宏功能块及宏功能块及IP核核 2.6.4 Actel公司的公司的FPGA器件系列器件系列 2.6.5 Altera公司的公司的FPGA配置方式与器件系列配置方式与器件系列 Altera FPGA常用配置器件常用配置器件器器 件件功能描述功能描述封装形式封装形式EPC216956801位，3.3/5V供电20脚PLCC、32 脚 TQFPEPC110464961位，3.3/5V供电8脚PDIP、20脚PLCCEPC1441440 8001位，3.3/5V供电8脚PDIP、20脚PLCCEPC1213212 9421位，5V供电8脚PDIP、20脚PLCC、32脚