实验7-8 时序逻辑电路设计feng

1、一、实验目的一、实验目的1掌握同步时序电路的设计方法。掌握同步时序电路的设计方法。2熟悉集成触发器的逻辑功能及使用。熟悉集成触发器的逻辑功能及使用。二实验设备与器件二实验设备与器件仪器或器材名称仪器或器材名称 型型 号号 规规 格格 数数 量量数字电路实验箱数字电路实验箱SAC-DGII-4SAC-DGII-4台台四四2 2输入与非门输入与非门 74LS0074LS002 2片片双双JKJK触发器触发器74LS7674LS762 2片片双上升沿双上升沿D D触发器触发器 74LS7474LS742 2片片十进制同步加十进制同步加/ /减计数器减计数器 74LS19274LS1922 2片片 实

2、验七、八实验七、八 时序逻辑电路设计时序逻辑电路设计 00 00 02 20 86 51 74 74 76 76 连续脉冲连续脉冲 单脉冲单脉冲 192 192三、实验内容三、实验内容1、用、用JK触发器设计一个同步七进制加法计数器触发器设计一个同步七进制加法计数器 CP时钟脉冲由实验箱上的单脉冲或时钟脉冲由实验箱上的单脉冲或1Hz自动秒脉冲自动秒脉冲提供，计数器输出状态用实验箱的提供，计数器输出状态用实验箱的 LED逻辑电平显逻辑电平显示或七段数码显示管检测，记录实验结果。示或七段数码显示管检测，记录实验结果。2、用集成计数器、用集成计数器74LS192设计可控进制的加法计数器。设计可控进制

3、的加法计数器。当输入控制变量当输入控制变量M=0时，工作在时，工作在7进制，进制，M=1时，工时，工作在作在5进制。进制。3、 用用D触发器设计一个同步四进制加减可逆计数器。触发器设计一个同步四进制加减可逆计数器。 CP时钟脉冲由实验箱上的单脉冲或时钟脉冲由实验箱上的单脉冲或1Hz自动秒自动秒脉冲提供，计数器输出状态用实验箱的脉冲提供，计数器输出状态用实验箱的 LED逻逻辑电平显示或七段数码显示管检测，记录实验结辑电平显示或七段数码显示管检测，记录实验结果。果。4、用、用D触发器或触发器或JK触发器设计一个触发器设计一个110串行序列信串行序列信号检测器。当连续输入信号号检测器。当连续输入信号

4、110时，该电路输出时，该电路输出为为1，否则为，否则为0。设依次送入的信号为。设依次送入的信号为001101110。四、实验报告要求四、实验报告要求1写出设计过程，画出实验逻辑电路图。写出设计过程，画出实验逻辑电路图。2记录实验结果。记录实验结果。五、实验中注意的问题五、实验中注意的问题1必须检查用到的所有集成块的功能。必须检查用到的所有集成块的功能。2. SD、RD接接1，不要悬空。，不要悬空。3检查导线。检查导线。4. Q3Q2Q1顺序不要接错。顺序不要接错。用集成计数器用集成计数器74LS192设计可控进制的加法计数器。当输入控设计可控进制的加法计数器。当输入控制变量制变量M=0时，工

5、作在时，工作在7进制，进制，M=1时，工作在时，工作在5进制。进制。解：终点相同：解：终点相同：1000M=0时：时：0010 - 0011-1000M=1时：时：0100 - 0101-1000 1clk0192CPDCPUD0 D1 D2 D3Q0 Q1 Q2 Q3C0LDRD0 0D3D2D1D0=0M M 0192为异步置数，在为异步置数，在1001时产生置数信号时产生置数信号M设计一个串行数据检测器设计一个串行数据检测器.对它的要求是对它的要求是:连续输入连续输入110时输出时输出为为1,其他输入情况下输出为其他输入情况下输出为0。 解：（一）进行逻辑抽象，画出状态图和状态表解：（一

6、）进行逻辑抽象，画出状态图和状态表 输入变量输入变量X，检测结果，检测结果Y没有输入之前状态为没有输入之前状态为S0 ，输出为，输出为0， 输入个状态为输入个状态为S1 ，输出为，输出为0连续输入个状态为连续输入个状态为S2 ，输出为，输出为0再输入再输入1个个0，输出为，输出为1 ，状态为，状态为S0连续输入个或连续输入个或2个以上个以上1，输出为，输出为0，状态为，状态为S2输入变量输入变量X有有0、1两种状态两种状态可画出原始状态转换图如下：可画出原始状态转换图如下：1/0Mealy型型0/0S0S2S11/01/00/00/11/0Moore型型0/0S0S2S11/01/00/0S30/00/11/1二、确定触发器数目，选定状态编码二、确定触发器数目，选定状态编码状态数状态数M=3，所以选个触发器，所以选个触发器选状态编码：选状态编码：S0=00, S1=01, S2=1000011/00/01/00/00/1101