第3章 组合电路的VHDL设计(四)—习题_第1页
第3章 组合电路的VHDL设计(四)—习题_第2页
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文档简介

1、习题习题3-2 画出与以下实体描述对应的原理图符号元件。画出与以下实体描述对应的原理图符号元件。习题习题3-4 给出给出1位全减器的位全减器的VHDL描述；最终实现描述；最终实现8位全减器。要求位全减器。要求:习题习题3-4 给出给出1位全减器的位全减器的VHDL描述；最终实现描述；最终实现8位全减器。要求位全减器。要求:（1）首先设计1位半减器,然后用例化语句将它们连接起来,图3-18中h_suber是半减器,diff是输出差(diff=x-y),s_out是借位输出(s_out=1,xy),sub_in是借位输入。习题习题3-4 给出给出1位全减器的位全减器的VHDL描述；最终实现描述；最

2、终实现8位全减器。要求位全减器。要求:（2）采用例化语句实现1位全减器。习题习题3-4 给出给出1位全减器的位全减器的VHDL描述；最终实现描述；最终实现8位全减器。要求位全减器。要求:（3）以1位全减器为基本硬件,构成串行借位的8位减法器,要求用例化语句来完成此项设计(减法运算是x-y-sun_in=difft)习题习题3-5 用用VHDL设计一个设计一个3-8译码器，要求分别用译码器，要求分别用(条件条件)赋值语句、赋值语句、case语句、语句、if else语句或移位操作符来完成。比较这语句或移位操作符来完成。比较这4种方式中，哪一种最节省逻辑资源。种方式中，哪一种最节省逻辑资源。（1）

3、case语句实现：习题习题3-5 用用VHDL设计一个设计一个3-8译码器，要求分别用译码器，要求分别用(条件条件)赋值语句、赋值语句、case语句、语句、if else语句或移位操作符来完成。比较这语句或移位操作符来完成。比较这4种方式中，哪一种最节省逻辑资源。种方式中，哪一种最节省逻辑资源。（2）if_else语句实现：习题习题3-6 设计一个比较电路，当输入的设计一个比较电路，当输入的8421BCD码大于码大于5时输出时输出1，否则输出，否则输出0。 习题习题3-9 设计一个格雷码设计一个格雷码至二进制数的转换器。至二进制数的转换器。 习题习题3-10 利用利用if语句设计一个语句设计一个3位二进制数位二进制数A2:0、B2:0的比较器电路。对于比的比较器电路。对于比较较(AB)、(A=B)的结果分别给出输出信号的结果分别给出输出信号LT=1、G

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