eda课程设计--秒表设计

1、 EDA课程设计报告 题目：秒表设计 班级：通信11-3小组成员： 指导老师： 学院：信息科学与工程学院2021年1月1日内容一：设计任务与要求 秒表的逻辑结构比较简单，它主要由、显示译码器、分频器、十进制计数器、报警器和六进制计数器组成。在整个秒表中最关键是如何获得一个精确的100Hz计时脉冲，除此之外，整个秒表还需要一个启动信号和一个归零信号，以便能够随时启动及停止。秒表有六个输出显示，分别为百分之一秒，十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之对应，6个个计数器全为BCD码输出，这样便于同时显示译码器的连接。当计时达60分钟后，蜂鸣器鸣响3声。二：设计原理 本系统采用自上向下

2、的设计方案，系统的整体设计组装原理图如图2-1所示，它主要由控制模块，时基分屏模块，计时模块和显示模块四部分组成。各模块分别完成控制，分屏，计时和显示的功能 设计原理图 3、 程序模块1、控制模块程序library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;entity ctrl is port(clr,clk,sp:in std_logic; en:out std_logic);end ctrl;architecture behave of ctrl is type states is (s0,s1,s

3、2,s3); signal current_state,next_state:states; begin com:process(sp,current_state) begin case current_state iswhen s0=>en<='0'if sp='1' then next_state<=s1;else next_state<=s0;end if;when s1=>en<='1'if sp='1' then next_state<=s1;else next_state<

4、;=s2;end if;when s2=>en<='1'if sp='1' then next_state<=s3;else next_state<=s2;end if;when s3=>en<='0'if sp='1' then next_state<=s3;else next_state<=s0;end if; end case; end process;synch:process(clk) begin if clr='1' then current_state&

5、lt;=s0; elsif clk'event and clk='1' thencurrent_state<=next_state; end if;end process;end behave;2、时基分频模块程序library ieee;use ieee.std_logic_1164.all;entity cb10 isport(clk: in std_logic; co: buffer std_logic);end cb10;architecture art of cb10 issignal counter:integer range 0 to 49999;b

6、egin process(clk) begin if (clk='1' and clk'event) then if counter=49999 thencounter<=0;co<= not co; elsecounter<=counter+1; end if; end if; end process;end art;3、计时模块的程序1）、十进制计数器library ieee; use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cdu10 isport(clk,cl

7、r,en: in std_logic;cn: out std_logic;count10: out std_logic_vector(3 downto 0);end cdu10;architecture art of cdu10 issignal temp:std_logic_vector(3 downto 0);beginprocess(clk,clr)beginif clr='1' then temp<="0000"cn<='0' elsif (clk'event and clk='1') then i

8、f en='1' then if temp>="1001" then temp<="0000"cn<='1' else temp<=temp+1; cn<='0' end if; end if; end if; count10<=temp;end process;end art;2）、六进制计数器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cdu6 ispo

9、rt(clk,clr,en: in std_logic;cn: out std_logic; count6: out std_logic_vector(3 downto 0);end cdu6;architecture art of cdu6 issignal temp:std_logic_vector(3 downto 0);begin process(clk,clr)beginif clr='1' then temp<="0000"cn<='0' elsif (clk'event and clk='1'

10、) thenif en='1' then if temp="0110" then temp<="0000"cn<='1' else temp<=temp+1;cn<='0' end if; end if; end if; count6<=temp; end process; end art;3）计时器程序library ieee;use ieee.std_logic_1164.all;entity count is port(clk:in std_logic; clr:in s

11、td_logic;en:in std_logic;S_10ms:out std_logic_vector(3 downto 0);S_100ms:out std_logic_vector(3 downto 0);S_1s:out std_logic_vector(3 downto 0);S_10s:out std_logic_vector(3 downto 0);M_1min:out std_logic_vector(3 downto 0);M_10min:out std_logic_vector(3 downto 0);end count;architecture art of count

12、is component cdu10 port(clk,clr,en: in std_logic;cn: out std_logic;count10: out std_logic_vector(3 downto 0); end component cdu10; component cdu6 port(clk,clr,en: in std_logic;cn: out std_logic; count6: out std_logic_vector(3 downto 0); end component cdu6;signal A,B,C,D,E,F:std_logic;begin U1:cdu10

13、port map (clk,clr,en,A,S_10ms);U2:cdu10 port map (A,clr,en,B,S_100ms);U3:cdu10 port map (B,clr,en,C,S_1s);U4:cdu6 port map (C,clr,en,D,S_10s);U5:cdu10 port map (D,clr,en,E,M_1min);U6:cdu10 port map (E,clr,en,F,M_10min);end art;4、显示模块程序1)七段译码驱动器程序library ieee; use ieee.std_logic_1164.all;use ieee.std

14、_logic_unsigned; entity bcd7 is port(bcd:in std_logic_vector(3 downto 0); led:out std_logic_vector(6 downto 0); end bcd7 ; architecture art of bcd7 is begin led<= "0111111" when bcd="0000"else "0000110" when bcd="0001"else "1011011" when bcd="

15、;0010"else "1001111" when bcd="0011"else "1100110" when bcd="0100"else "1101101" when bcd="0101"else "1111101" when bcd="0110"else"0000111" when bcd="0111"else"1111111" when bcd="1

16、000"else"1101111" when bcd="1001"else"0000000"end art; 2）数据选择器程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_UNSIGNED.all;entity mulx is port(clk:in std_logic; clr:in std_logic;en:in std_logic;S_10ms:in std_logic_vector(3 downto 0);S_100ms:in std_log

17、ic_vector(3 downto 0);S_1s:in std_logic_vector(3 downto 0);S_10s:in std_logic_vector(3 downto 0);M_1min:in std_logic_vector(3 downto 0);M_10min:in std_logic_vector(3 downto 0);outbcd:out std_logic_vector(3 downto 0);seg:out std_logic_vector(2 downto 0);end mulx;architecture art of mulx issignal coun

18、t:std_logic_vector(2 downto 0);beginprocess(clk)beginif (clr='1') then count<="111"elsif (clk='1'and clk'event) thenif en='1' thenif count="101" thencount<="000" else count<=count+1;end if;end if;end if;end process;process(clk) begin

19、 if clk'event and clk='1'thencase count iswhen "000"=>outbcd<=S_10ms; seg<="000"when "001"=>outbcd<=S_100ms; seg<="001"when "010"=>outbcd<=S_1s; seg<="010"when "011"=>outbcd<=S_10s; seg

20、<="011"when "100"=>outbcd<=M_1min; seg<="100"when "101"=>outbcd<=M_10min; seg<="101"when others=>null;end case;end if;end process;end art;5、 顶层设计源程序library ieee;use ieee.std_logic_1164.all;entity stopwatch is port (sp:in std_l

21、ogic ; clr:in std_logic; clk:in std_logic; led:out std_logic_vector(6 downto 0); seg:out std_logic_vector(2 downto 0);end stopwatch;architecture art of stopwatch is component ctrl port(clr:in std_logic ; clk:in std_logic ;sp:in std_logic ;en:out std_logic ); end component; component cb10 port(clk:in

22、 std_logic; co:out std_logic); end component; component count port (clk:in std_logic; clr:in std_logic; en:in std_logic; S_10ms:out std_logic_vector(3 downto 0); S_100ms:out std_logic_vector(3 downto 0); S_1s:out std_logic_vector(3 downto 0); S_10s:out std_logic_vector(3 downto 0); M_1min:out std_lo

23、gic_vector(3 downto 0); M_10min:out std_logic_vector(3 downto 0); end component; component bcd7 port(bcd:in std_logic_vector(3 downto 0); led:out std_logic_vector(6 downto 0); end component; component mulx port (clr:in std_logic; clk:in std_logic; en:in std_logic; S_10ms:in std_logic_vector(3 downto

24、 0);S_100ms:in std_logic_vector(3 downto 0);S_1s:in std_logic_vector(3 downto 0);S_10s:in std_logic_vector(3 downto 0);M_1min:in std_logic_vector(3 downto 0);M_10min:in std_logic_vector(3 downto 0); outbcd:out std_logic_vector(3 downto 0); seg:out std_logic_vector(2 downto 0); end component;signal c

25、,e:std_logic;signal ms10_s,ms100_s:std_logic_vector(3 downto 0);signal s1_s,s10_s:std_logic_vector(3 downto 0);signal min1_s,min10_s:std_logic_vector(3 downto 0);signal bcd_s,s:std_logic_vector(3 downto 0);beginu0:ctrl port map(clr,clk,sp,e);u1:cb10 port map(clk,c);u2:count port map(c,clr,e,ms10_s,m

26、s100_s,s1_s,s10_s,min1_s,min10_s);u3:mulx port map(clr,clk,e,ms10_s,ms100_s,s1_s,s10_s,min1_s,min10_s,bcd_s,seg);u4:bcd7 port map (bcd_s,led);end art;4、 设计解决的关键问题本次设计的关键性问题是分频和顶层文件的设计，在分频代码段中可以看出我们本次采用的主频率是5MHZ。1/100秒的频率为100HZ所以只需要用5MHZ乘以1/50000即可得到100HZ的分频信号，即1/100秒。数码管显示部分的关键就是弄清楚每个数字对应的二进制代码，刚开始我

27、们用画原理图的方法进行顶层文件设计，完成了实验，而后又尝试用VHDL语言进行程序设计，虽然程序复杂而且老出编译错误，期间反复看书，和上网查找资料，经过几天的修改终于将此顶层程序的设计工作完成。五：设计分工说明1， 主程序设计，编写实验报告易新会2， 程序修改，用VHDL语言顶层文件设计陈虹余3， 上机硬件调试，用原理图的方法设计顶层文件王伟4， 收集相关资料、拍照迪拉热仿真结果与分析一：测试数据选择测试数据选择为00：00：0003：56：38二：波形分析三：问题说明数码管的显示由sel片选信号来控制。硬件调试功能正常。总结开始VHDL语言不是很熟练，做设计时总是会犯一些错误且花费的时间比较多

28、，例如在做顶层文件设计的时候总是会出现一些编译错误，其中有些错误是因为一个字母没写对而导致，相比较来说在此次设计中用原理图做顶层设计似乎更容易，当然这主要是我们做的这个小设计不是一个大型的系统，当系统复杂时用VHDL语言更省事，在编程时，我们使用了自顶向下的设计思想，这样程序检查起来也比较方便，也便于小组分工，做EDA设计考验我们的耐心、毅力和细心，而对错误的检查要求我们要有足够的耐心，通过这次实战，我们对VHDL语言了解的更深了，也积累了一定的解决问题的经验，对以后从事集成电路设计工作会有一定的帮助。在设计工作中，分工很重要，即使你一个人能够把整个程序写出来，但与分工良好的组相比较，分工不好

29、的组效率更低在应用VHDL的过程中我们领会到了其并行运行与其他软件顺序执行的差别及其在电路设计上的优越性。用VHDL硬件描述语言的形式来进行数字系统的设计方便灵活，利用EDA软件进行编译优化仿真极大地减少了电路设计时间和可能发生的错误，降低了开发成本，这门技术应用很广泛，纵然这份报告的上交意味着我们可以结课了，但对这方面的学习不会止步. 教师见习报告总结期待已久的见习已经结束了，在龙岩三中高中部见习听课，虽然只是短短的两个星期，但感触还是蛮深的，以前作为一名学生坐在课室听课，和现在作为一名准教师坐在课室听课是完全不同的感受，感觉自己学到了一些在平时课堂上学不到的东西。在这里，我获得的不仅是经验

30、上的收获，更多是教学管理，课堂教学等的理念，以及他们带给我的种种思考。教育见习实践过程：听课。教育见习的主要目的是让学生在指导教师的引导下，观摩教师上课方法、技巧等。听课是教育见习的主要内容。我院规定在一周的见习中需完成至少6课的见习任务。我在教师的安排指导下，分别对高一、高二物理专业课型为主，其他课型齐头的方式，积极主动的完成了听课任务，收到良好的效果。我听的第一节课是高二（8）班，这是一个平衡班，水平不如实验班高。在上课前。科任老师已经跟我说了这个班的纪律是比较差的，而且成绩也不是很好。在我听课期间，确实有几个学生在课堂上说话，但是我发现了一个有趣的现象，这个现象我在往后的几个班都发现了，

31、就是绝大部分的学生的学习热情都好高涨，积极举手发言，积极参与课堂活动。我跟老师们提起这个现象的时候，科任老师就跟我说，一个班里不可能所有的学生都能全神贯注地听完一节课，所以作为一名教师，应该想办法吸引学生的注意力，调动的积极性，比如可以以小组为单位，以抢答计分的形式调动学生的积极性，这样课堂气氛就会活跃起来了。在为期两周的见习工作中，我真的有很大的感触，我第一次感受到自己已经从一名学生向一名教师靠近，走在校园里，每当有学生叫我一声老师，我在感到无比自豪的同时，还感受到了自己的责任。见习工作结束了，我要回到学校继续我的学习了，但是我会好好记住我从*中学学到的一切，并应用于我的专业学习中去。一、教

32、学管理理念 在龙岩三中，从领导阶层到一位普通的科任老师，都秉承以学生为主体的宗旨进行学校的管理，进行教学工作的开展。作为一个课程改革的示范学校，一个教育实验基地。这所学校鼓励着老师做各种研究，各种改革。每个班主任都有着自己的管理经验与管理宗旨。有了这种思想的自由，自然这里也就充满着探索与尝试，从而有所创造与进步。在我见习的班集体中，班主任对他的学生说：“我要让你们成为学习型的管理者，也是管理型的学习者。”这样一句简单的话，让我感到这里老师进行班级管理的良苦用心。他们关心的不只是学生的学习，更多的是从一个完整的人的概念出发，去培养学生多方面的素质。二、教学理念 在见习期间，借着录课的机会，我听了很多的市级，校级的公开棵，还有理科实验班的课。在这些课堂上，让我看到教学改革正在悄然进行，有意识的老师正在努力体会“以学生为主体”的课堂模式。学生的创造也逐步成为教师追求的教学效果。其次，这里的老师也都在适应着多媒体教学，信息化教学，使得课堂更加生动，资源更加丰富，学生获取学习资源的渠道也就