数字电子技术课程设计--电子秒表的设计

1、：电子秒表的设计数字电子技术课程设计课程设计题目：电子秒表的设计 目录摘要21引言31.1设计目的31.2技术要求31.2.1基本要求31.2.2提高要求31.3设计内容31.4工作原理32设计框图43各个部分功能简介53.1按键去抖电路53.2控制器电路53.3时钟产生电路73.4计时电路83.5显示译码电路83.6 50000分频电路94硬件仿真114.1顶层逻辑图114.2LB0介绍124.3硬件仿真125课程设计的心得体会13参考文献14附 录15摘要本文以数字电子技术作为理论基础、以quartus软件为开发平台、以相关电路知识作为辅助，实现电子秒表电路的设计和制作。该电子秒表可以准确

2、显示时间，范围为00.0099.99。并且可以手动调节时间，随时启动、清零、暂停记录时间等。操作起来简易、方便。首先，本文针对电子秒表进行初步框架设计，并在对多种方案进行了认真比较和验证的基础上，又进一步详细介绍了时间脉冲发生器、秒计数器、译码及驱动显示电路。其次，在总体电路图组装完成以后，用quartus软件对设计好的电路进行了仿真与调试，并逐一解决设计过程中出现的一系列问题。 最后，对照着电子秒表设计方案，对制作好的电子秒表功能进行总体验证。并利用学院的LB0开发板进行硬件仿真。关键词：电子秒表 计数器 分频 quartus、1引言1.1设计目的 1) 掌握同步计数器74160，

3、74161的使用方法，并理解其工作原理。2) 掌握用74160，74161进行计数器、分频器的设计方法。3) 掌握用三态缓冲器74244和74160，74138，7448进行动态显示扫描电路设计的方法。4) 掌握电子秒表的设计方法。5) 掌握在EDA系统软件MAX + plus 环境下用FPGA/CPLD进行数字系统设计的方法，掌握该环境下功能仿真、时序仿真、管脚锁定和芯片下载的方法。6) 掌握用EDA硬件开发系统进行硬件验证的方法。1.2技术要求1.2.1基本要求 计时精度不小于1/100秒； 输入时钟：1 kHz； 计时器最长计时为1小时； 具有复位和启/停开关； 显示控制：动态6位七段L

4、ED显示，位选以3位编码输出。要求显示稳定，扫描显示的频率大于50Hz； 完成硬件验证调试工作。1.2.2提高要求增加整分报时功能，即每分钟以蜂鸣器报时1次（1秒钟）。 1.3设计内容1) 设计可控的计数器（定时器）、分频器、按键去抖电路和动态扫描显示电路；2) 设计系统顶层电路；3) 进行功能仿真和时序仿真；4) 对仿真结果进行分析，确认仿真结果到达了设计要求；5) 在EDA硬件开发系统上进行硬件验证与测试，确保设计电路系统能正确的工作。1.4工作原理电子秒表的输入时钟为1kHz，将其十分频后得到100Hz信号，再将100Hz的信号作为标准信号进行计数，则计数值的分辨率为1/100秒，正好满

5、足系统的要求。计数器分为3级，第1级是一百进制计数器作1/100秒的计数，第2级是六十进制计数器作秒的计数，第3级是六十进制计数器作分的计数。电子秒表的计数受控制模块的控制，控制模块接收“起/停”按键的输入，当计数停止时，接收到“起/停”按键则启动计数；当正在计数时，接收到“起/停”按键则停止计数。所以“起/停”键是一个反复键。为了保证系统操作的可靠性，设计了一个按键去抖动电路。2设计框图译码显示六进制计数器十进制计数器六进制计数器十进制计数器十进制计数器十进制计数器脉冲源分十位 分个位 秒十位 秒个位 0.1s 0.01s 启动停止电路与非清零图1 电子秒表构成框图3各个部分功能简介3.1按

6、键去抖电路 按键去抖电路keyin模块如图2所示。任何按键在触点接触和断开的瞬间都会产生机械抖动，如果不进行处理，每一次按键有可能产生若干次的响应，一般抖动的时间小于20ms。Keyin模块能完成对输入信号的去抖动处理，它利用两个串接的边沿D触发器来消除高频抖动，当在CLK端输入一个频率为25Hz的方波信号时，其输出信号就能得到宽度固定为20ms的单脉冲信号。图3是仿真波形，从图中可见，存在于输入信号上的抖动被完全的消除了。图4是keyin的模块逻辑连接图。图2 keyin逻辑模块图图3 keyin的工作时序图3.2控制器电路控制器ctrl模块如图所示。它在“启/停”信号ST_ST和复位信号C

7、LR的作用下完成对计数使能信号CNTEN的控制。任何时候只要CLR=1，则CNTEN=0，所以它是异步清零；ST_ST是一个反复键，当CLR无效时，每一个ST_ST脉冲都会使CNTEN反向，该信号用于控制计时器的计时，当取值为1时允许计时器计时，当取值为0时不允许计时器计时。图图4 keyin逻辑模块连接图 图5 ctrl逻辑模块图图6 ctrl逻辑模块连接图图7 ctrl的工作时序图3.3时钟产生电路时钟产生电路clkgen模块如图所示。它完成对输入时钟信号分频，并输出四十分频信号DIV_40和十分频信号DIV_10，即25Hz去抖动时钟信号和100Hz计时器标准计时信号。图8 clkgen

8、逻辑电路图图9 clkgen的工作时序图图10 clkgen模块的逻辑连接图3.4计时电路计时电路cntblk模块如图所示。它在控制信号cnten和clr的作用下完成对输入的clk信号进行计数。由于clk信号时标准100Hz信号，因此一百进制计数器的进位输出就是1秒，对秒进行六十进制计数就得到1分，对分又进行六十进制计数，所以最大计数值59:59.99，因起始值是00:00.00，故其最大的计时长度为1小时。Cntblk模块将输出计时结果。仿真中，采用并行的方法，用6片74160计数器和相应的门电路接成计数范围为09分59秒99毫秒的计数器，并用两个开关分别控制计数器的EP ET和C

9、LRN，分别实现暂停/继续计数功能和清零复位功能。图11 cntblk逻辑电路图图12 cntblk模块的逻辑连接图3.5显示译码电路资源不足的情况下，需采用动态扫描的方式实现时间显示。在动态方式下，所有的数码管对应同一组七段码，每一个数码管由一个选择端控制点亮或熄灭，如果全部点亮，则都显示相同的数字。若要实现6位不同时间的显示，则需要利用人的视觉缺陷。即，在6个不同的时间段分别将每组时间经过七段译码后输出到6个数码管，当某一组时间的七段码到来时，只点亮相应位置的数码管，6次一个循环，形成一个扫描序列。只要扫描频率超过人眼的视觉暂留频率（24HZ）。就可以达到点亮单个数码管，却能享有6个同时显

10、示的视觉效果，人眼辨别不出差别，而且扫描频率越高，显示越稳定。显示译码电路disp模块如图所示。该模块有三个功能，首先它完成对输入的6组向量信号的选择，其中被选择的信号由S2.0决定，即当S2.0=“00”时，选中A，“01”时选中B，“05”时选中F；其次它还对选中的信号进行BCD-七段显示的译码；再次要完成位选信号的产生和输出。Disp模块中位选信号的产生只用了一个74161接成6进制计数器即可，为了实现对输入的6个信号的选择再用一个74138将六进制计数器的计数值译码输出。数据的选择部分用了3个74244，利用它的三态功能实现该部分电路。图13 disp逻辑电路图图14 disp模块的逻

11、辑连接图3.6 50000分频电路由于电子秒表的分辨率是0.01秒，所以需要将50MHZ的信号通过74292分频成为100HZ的信号，将该信号作为时钟的输入信号。50000分频电路的VHDL语言：library ieee;-定义库文件use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity div_50000 is -定义实体部分port( -定义端口 clk:in std_logic; clk_fp:out std_logic);end entity;arch

12、itecture one of div_50000 is -定义结构体部分signal n:integer range 0 to 24999;signal cp:std_logic;beginprocess(clk) beginif clk'event and clk='1' then -该句话指明当clk为上升沿的时候进行触发 if n<24999 then n<=n+1; else n<=0;cp<=not cp;end if;end if;end process;clk_fp<=cp;end one;图15 50000分频模块的逻辑连

13、接图4硬件仿真4.1顶层逻辑图4.2LB0介绍LB0 以ALTERA 公司的Cyclone系列FPGA EP3C10E144C8 为核心器件，板载串行配置芯片EPCS4、 32M 的SDRAM 以及50M晶振，板上接口丰富。4.3硬件仿真起始状态：计时至59秒时的状态：计时到1分35秒后暂停了：按键清零：当计数到59分59秒99度后，计数重新跳转到00分00秒00度的状态重新计数。5课程设计的心得体会这次课程设计做的十分不易，投入了很多时间，不过收获也非常大。我非常感谢这次机会，让我提前接触到芯片，这些都可能是我以后学习乃至工作中需要用到的东西，提前接触他，让我很有热情，对自己所学和后面的学习

14、生活中需要掌握的知识有了新的认识。在此次的电子秒表的设计过程中，我更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法。也锻炼了自己独立思考问题的能力和通过查看相关资料来解决问题的习惯。虽然这只是一次简单的课程设计，但通过这次课程设计我们了解了课程设计的一般步骤，和设计中应注意的问题，同时我们也掌握了做设计的基本流程，为我们以后进行更复杂的设计奠定了坚实的基础。设计本身并不是有很重要的意义，而是同学们对待问题时的态度和处理事情的能力。至于设计的成绩无须看的太过于重要，而是设计的过程，设计的思想和设计电路中的每一个环节，电路中各个部分的功能是如何实现的。各个芯片能够完成什么样的功

15、能，使用芯片时应该注意那些要点。在这次设计过程中，我也对Quartus等软件有了更进一步的了解，这使我在以后的工作中更加得心应手。 参考文献1何伟 现代数字系统实验及设计 重庆大学出版社 2021 2杨欣 王玉凤 电子设计从零开始 清华大学出版社 2021 3黄仁欣 电子技术实践与训练 清华大学出版社 2021  4阎石 数字电子技术基础 高等教育出版社 20215李洪伟 基于Quartus II 的FPGA/CPLD设计 电子工业出版社 2021 . 6周润景 基于Quartus II的FPGA/CPLD数字系统设计实例 电子工业出版社202

16、1 附 录 教师见习报告总结期待已久的见习已经结束了，在龙岩三中高中部见习听课，虽然只是短短的两个星期，但感触还是蛮深的，以前作为一名学生坐在课室听课，和现在作为一名准教师坐在课室听课是完全不同的感受，感觉自己学到了一些在平时课堂上学不到的东西。在这里，我获得的不仅是经验上的收获，更多是教学管理，课堂教学等的理念，以及他们带给我的种种思考。教育见习实践过程：听课。教育见习的主要目的是让学生在指导教师的引导下，观摩教师上课方法、技巧等。听课是教育见习的主要内容。我院规定在一周的见习中需完成至少6课的见习任务。我在教师的安排指导下，分别对高一、高二物理专业课型为主，其他课型齐头的方式，积极主动的完

17、成了听课任务，收到良好的效果。我听的第一节课是高二（8）班，这是一个平衡班，水平不如实验班高。在上课前。科任老师已经跟我说了这个班的纪律是比较差的，而且成绩也不是很好。在我听课期间，确实有几个学生在课堂上说话，但是我发现了一个有趣的现象，这个现象我在往后的几个班都发现了，就是绝大部分的学生的学习热情都好高涨，积极举手发言，积极参与课堂活动。我跟老师们提起这个现象的时候，科任老师就跟我说，一个班里不可能所有的学生都能全神贯注地听完一节课，所以作为一名教师，应该想办法吸引学生的注意力，调动的积极性，比如可以以小组为单位，以抢答计分的形式调动学生的积极性，这样课堂气氛就会活跃起来了。在为期两周的见习

18、工作中，我真的有很大的感触，我第一次感受到自己已经从一名学生向一名教师靠近，走在校园里，每当有学生叫我一声老师，我在感到无比自豪的同时，还感受到了自己的责任。见习工作结束了，我要回到学校继续我的学习了，但是我会好好记住我从*中学学到的一切，并应用于我的专业学习中去。一、教学管理理念 在龙岩三中，从领导阶层到一位普通的科任老师，都秉承以学生为主体的宗旨进行学校的管理，进行教学工作的开展。作为一个课程改革的示范学校，一个教育实验基地。这所学校鼓励着老师做各种研究，各种改革。每个班主任都有着自己的管理经验与管理宗旨。有了这种思想的自由，自然这里也就充满着探索与尝试，从而有所创造与进步。在我

19、见习的班集体中，班主任对他的学生说：“我要让你们成为学习型的管理者，也是管理型的学习者。”这样一句简单的话，让我感到这里老师进行班级管理的良苦用心。他们关心的不只是学生的学习，更多的是从一个完整的人的概念出发，去培养学生多方面的素质。二、教学理念 在见习期间，借着录课的机会，我听了很多的市级，校级的公开棵，还有理科实验班的课。在这些课堂上，让我看到教学改革正在悄然进行，有意识的老师正在努力体会“以学生为主体”的课堂模式。学生的创造也逐步成为教师追求的教学效果。其次，这里的老师也都在适应着多媒体教学，信息化教学，使得课堂更加生动，资源更加丰富，学生获取学习资源的渠道也就更多。尽管，这种

20、教学理念、教学模式的推广仍然有很长的路，但似乎也并不遥远，相信，这股改革的浪潮会给教育领域带来很大的冲击。 三、实际工作经验 在上面，是我在这所学校感受最深刻，也是认为最有意义的收获。实际工作经验上，由于在指导老师的指导下，也获取了许多。 在班主任工作上，我认识到了一个老师的表率作用是很大的，学生时刻看老师，作为一个老师，应该从自己严格要求，并影响感染学生。这就要求师生之间的相互交流必须是贴心的，也是带有希望的。见习期间，班主任老师教给了我许多的班级管理经验。我想这些经验是宝贵的，更为宝贵的是老师的主动精神。在他的言谈中，看出一个老师对于班级管理的深度认识。所以我想：一个好的班主任不应只是从学习上给学生帮助，而是从一种“管理”的角度上去让班级受益，让班级体的每个成员成长。 教学工作上，由于指导老师的认真指导，我较好地完成了教学任务。同时，与合作伙伴一同