计算机组成原理课程设计

1、 计算机组成原理 课程设计报告书 课程设计课题表现报告成绩总成绩A( )B( )C( ) 班 级： 114030701 组 员： 组 员： 指导教师： 刘小洋 设计时间： 2016.6 计算机科学与工程学院 计算机组成原理实验室一、 设计目的、综合运用所学计算机组成原理知识，设计并实现较为完整的计算机。该模型机具备有类X86的中断功能。二、 设计内容设计一台带中断处理能力的模型机。该模型机具备有类X86的中断功能，当外部中断请求有效，CPU允许中断，且在一条指令执行完时，CPU将响应中断。该模型机的指令系统如下。助记符号指令格式指令功能MOV RD,RSADD RD,RSAND RD,RSST

2、ICLIPUSH RSPOP RDIRET0000 RS RD0001 RS RD0010 RS RD0011 *0100 *0101 RS*0110 *RD0111 *RS RDRD + RS RDRD RS RDCPU开中断CPU关中断RS-堆栈堆栈-RD中断返回LAD M D,RDSTA M D,RSJMP M DBZC M D1100 M RD D1101 M RD D1110 M * D1111 M * DERDRDEEPC当FC或FZ=1时,EPCIN RD,POUT P,RS1000 * RD P1001 RS * PP RDRS P其中，D 为立即数，P为外设的端口地址，RS

3、为源寄存器，RD 为目的寄存器，M为寻址模式，并规定：表6-2RS 或 RD选定的寄存器00011011R0R1R2R3寻址模式 M有效地址 E说 明00011011E=DE =（D）E =（RI）+ DE =（PC）+ D直接寻址间接寻址RI 变址寻址相对寻址本模型机的数据通路框图如图 6-2 所示。图 6-2 数据通路框图和前面的实验相比，复杂模型机实验指令多，寻址方式多，只用一种测试已不能满足设计要求，为此指令译码电路需要重新设计。如图 6-3 所示在 IR 单元的 INS_DEC 中实现。图 6-3 指令译码原理图本实验中要用到四个通用寄存器 R3R0，而对寄存器的选择是通过指令的低四

4、位，为此还得设计一个寄存器译码电路，在 IR 单元的 REG_DEC（GAL16V8）中实现，如图 6-4 所示。图 6-4 寄存器译码原理图根据机器指令系统要求，设计微程序流程图及确定微地址，如图 6-5 所示。按照系统建议的微指令格式，见表 6-7，参照微指令流程图，将每条微指令代码化，译成二进制代码表，见表 6-8，并将二进制代码表转换为联机操作时的十六进制格式文件。232221201918-1514-1211-98-65-0M23CNWRRDIOMS3-S0A字段B字段C字段UA5-UA0A字段B字段C字段876选择000NOP001P010P011P100P101LDPC110STI

5、111CLI141312选择000NOP001LDA010LDB011LDRi100LDSP101LOAD110LDAR111LDIR11109选择000NOP001ALU_B010RS_B011RD_B100RI_B101SP_B110PC_B111保留地址十六进制表示高五位S3-S0A 字段B 字段C 字段UA5-UA00000 00 010000000000000000000000010100 6D 430000000001101101010000110310 70 700001000001110000011100001B 00261C1B 00261C00000000001001100

6、00111001C 04B2011C 04B20100000100101100100000000131 00161A31 00161A00000000000101100001101032 00161D32 00161D0000000000010110000111011D 0026041D 00260400000000001001100000010004 01320104 01320100000001001100100000000130 00380130 00380100000000001101000000000133 00018133 00018100000000000000011000000

7、134 0001C134 0001C100000000000000011100000135 006A0535 006A0500000000011010100000010105 20040605 20040600100000000001000000011006 001A0706 001A0700000000000110100000011107 06C20107 06C20100000110110000100000000136001A00800000000000110100000100008 06420908 06420900000110010000100000100109 006A0A09 00

8、6A0A0000000001101010000010100A 1030010A 10300100010000001100000000000137 001A0B37 001A0B0000000000011010000011010B 06420C0B 06420C0000011001000010000011000C 006A0D0C 006A0D0000000001101010000011010D 1051410D 10514100010000010100010100000132 006D5032 006D5000000000011011010101000010 10601110 10601100

9、010000011000000001000111 18300111 18300100011000001100000000000133 006D5233 006D5200000000011011010101001012 10601312 10601300010000011000000001001113 28040113 2804010010100000000100000000013C 006D4E3C 006D4E0000000001101101010011100E 10608F0E 10608F0001000001100000100011110F 1030010F 10300100010000

10、00110000000000013D 006D543D 006D5400000000011011010101010014 10609514 10609500010000011000001001010115 20030115 2003010010000000000011000000013E 006D563E 006D5600000000011011010101011016 10101716 10101700010000000100000001011117 10609817 10609800010000011000001001100018 00534118 00534100000000010100

11、11010000013F 006D593F 006D5900000000011011010101100119 10101A19 10101A0001000000010000000110101A 10609E1A 10609E0001000001100000100111101E 00002B1E 00002B0000000000000000001010112B 0000012B 0000010000000000000000000000013B 0053413B 005341000000000101001101000001表 6-8 二进制代码表IN 和 OUT 的指令格式如图表6-3所示：（1）

12、（1）（1）70（2）OP-CODERSRDP表6-3 IN 和 OUT 的指令格式其中括号中的 1 表示指令的第一字节，2 表示指令的第二字节，OP-CODE 为操作码，RS为源寄存器，RD 为目的寄存器，P 为 I/O 端口号，占用一个字节，系统的 I/O 地址译码原理见图 6-1（在地址总线单元）。图 6-1 I/O 地址译码原理图6.2 8259中断控制器原理 （1）8259的引脚分布 8259的引脚分配图如图3-6-2 所示。其中： n D7D0为双向三态数据线 n CS 片选信号线 n A0用来选择芯片内部不同的寄存器，通常接至地址总线的A0。 n RD 读信号线，低电平有效，其有

13、效时控制信息从8259 读至CPU。 图3-6-2 8259 芯片引脚说明n WR 写信号线，低电平有效，其有效时控制信息从CPU 写入至8259 。 n SP /EN 从程序/允许缓冲 n INTA 中断响应输入 n INT中断输出 n IR0IR7 8 条外界中断请求输入线。 n CAS2CAS0 级连信号线。 CS 、A0、 RD 、 WR 、D4、D3 位的电平与8259 操作关系如表3-6-1 所示。 表3-6-1 8259A 的读/写操作 A0 D4 D3 RD WR CS 操 作 0 0 1 0 输入操作(读) IRR,I SR或中断级别数据总线 1 0 1 0 IMR数据总线

14、0 0 0 1 0 0 输出操作(写) 数据总线OCW2 0 0 1 1 0 0 数据总线OCW3 0 1 X 1 0 0 数据总线OCW1 1 X X 1 0 0 数据总线ICW1,ICW2,ICW3,ICW4 X X X 1 1 0 断开功能数据总线三态(无操作) X X X X X 1 数据总线三态(无操作) （2）中断使能禁止 CPU 必须有一个中断使能寄存器，并且可以通过指令对该寄存器进行操作，其原理如图3-6-3 所示。CPU 开中断指令STI 对其置1，而CPU 关中断指令CLI 对其置0。 图3-6-3 中断使能寄存器原理图 （3）8259 与CPU的连接 8259 的数据线D

15、7D0挂接到数据总线，地址线A0挂接到地址总线的A0上，片选信号 CS 接控制总线的IOY3，IOY3 由地址总线的高2 位译码产生，其地址分配见表3-6-2， RD 、 WR （实验箱上丝印为XIOR 和XIOW）接CPU 给出的读写信号，8259 和系统的连接如图3-6-4所示。 表3-6-2 I/O 地址空间分配 A7 A6 选定 地址空间 00 IOY0 00-3F 01 IOY1 40-7F 10 IOY2 80-BF 11 IOY3 C0-FF 图3-6-4 8259 和CPU 挂接图 当CPU 响应中断时，将会向8259 发送两个连续的INTA 信号。8259 是在接收到第一个I

16、NTA 信号后锁住向CPU 的中断请求信号INTR（高电平有效），并且在第二个INTA 信号到达后将其变为低电平（自动EOI 方式），所以，中断请求信号IR0 应该维持一段时间，直到CPU 发送出第一个INTA 信号，这才是一个有效的中断请求。8259 在收到第二个INTA 信号后，就会将中断向量号发送到数据总线，CPU 读取中断向量号，并转入相应的中断处理程序中。6.3 寄存器译码器 系统的寄存器译码电路如图3-6-6 所示，在IR 单元的REG_DEC（GAL16V8）中实现，和前面复杂模型机实验寄存器译码电路相比，增加一个或门和一个与门，用以支持堆栈操作。四个通用寄存器 R3R0的选择是

17、由指令机器码的低四位I3-I0通过译码得来的。 四个通用寄存器 R3R0既可以作为数据来源寄存器RS，也可以作为数据目的寄存器RD。 LDRi和I1-I0一起产生R3-R0的写入信号，此时四个寄存器作为RD。 RS_B和和I3-I2一起产生R3-R0的读信号，此时四个寄存器作为RS。 RD_B和和I1-I0一起产生R3-R0的读信号，此时四个寄存器作为RD。 图3-6-6 寄存器译码原理图 RS和RD的编码如表3-6-3所示，分别对应指令机器码的I3-I2和I1-I0。 表3-6-3 RS和RD的编码表 RS 或 RD 选定的寄存器 00 01 10 11 R0 R1 R2 R3 6.4 读写

18、控制逻辑 实验箱系统的IO端口与存储器独立编址，使用IOM信号来区分访问的是存储器还是IO端口。存储器和IO端口的读写信号产生逻辑如图3-6-7所示。 RD T3 WR IOM XMRD XMWR XIOW XIOR 图3-6-7读写控制逻辑原理图 6.5 IO端口地址译码 IO端口的地址译码原理见图3-6-8所示。 图3-6-8 I/O 地址译码原理图 由于用地址总线的高两位A7和A6进行译码，I/O 地址空间被分成了四个区，如表 3-6-4 所示。 表 3-6-4 I/O 地址空间分配 A7 A6 选定 地址空间 00 IOY0 00-3F 01 IOY1 40-7F 10 IOY2 80

19、-BF 11 IOY3 C0-FF 在本课程设计所用接线图中，将IOY0用作为IN单元的选择信号，将IOY1用作为OUT单元的选择信号，因此IN单元的地址可以是00-3F范围的任意地址，OUT单元的地址可以是40-7F范围的任意地址。 四、实验内容用所设计的5条机器指令编写一汇编语言程序，运行该程序并观察程序运行的结果。要求该程序必须包含IN、ADD、AND、OUT、JMP、PUSH、POP指令并且程序的长度在7条指令以上。三、 设计步骤（1） 分析每条机器指令的微操作执行步骤、每个步骤所需要的微操作命令信号及节拍信号 OUT P RS 触发信号以及节拍信号PC-BUS PC_B BUS-AR

20、 LDAR T3PC+1-PC LDPC T3MEM-BUS MWBUS-ARLDAR T3RS-OUT IOR T4IN RD PPC-BUS PC_BBUS-AR LDAR T3PC+1-PC LDPC T3MEM-BUS MWBUS-AR LDAR T3IN-RD IOW T4ADD RD RS(R2)-BUS R2_BBUS-A LDA T4(R0)-BUS R0_B BUS-B LDB T4(A)+(B)-BUS S3-S0,CN T4BUS-R2 LDRi T4AND RD RS(R2)-BUS R2_BBUS-A LDA T4(R0)-BUS R0_BBUS-B LDB T4(A

21、)(B)-BUS S3-S0,CN T4BUS-R2 LDRi T4STI“1”-EICLI“0”-EIPUSH RS(R3)-BUS R3_BBUS-AR LDAR T3(R0)-BUS R0_BBUS-MEM MW(R3)-BUS R3_BBUS-A LDA T4(A+1)-BUS S3-S0,CN T4BUS-R3 LDRi T4POP RD(R3)-BUS R3_BBUS-A LDA T4(A-1)-BUS S3-S0,CN T4BUS-R3 LDRi T4(R3)-BUS R3_B BUS-AR LDAR T3MEM-BUS MRBUS-R2 LDRi T4IRET(R3)-BUS

22、R3_BBUS-A LDA T4(A-1)-BUS S3-S0,CN T4 BUS-R3 LDRi T4 (R3)-BUS R3_BBUS-AR LDAR T3MEM-BUS MRBUS-PC LDPC T3LAD M D,RD(PC)-BUS PC_BBUS-AR LDAR T3PC+1-PC LDPC T3MEM-BUS MRBUS-AR LDAR T3MEM-BUS MRBUS-R2 LDRi T4STA M D,RS(PC)-BUS PC_BBUS-AR LDAR T3PC+1-PC LDPC T3MEM-BUS MRBUS-AR LDAR T3R0-BUS R0_B BUS-MEM

23、MWJMP M D(PC)-BUS PC_B BUS-AR LDAR T3PC+1-PC LDPC T3MEM-BUS MRBUS-A LDA T4MEM-BUS MR BUS-AR LDAR T3A-PC LDPC T3BZC M D(PC)-BUS PC_BBUS-AR LDAR T3PC+1-PC LDPC T3MEM-BUS MRBUS-A LDA T4MEM-BUS MRBUS-AR LDAR T3A-PC LDPC T3（2） 安排微指令包含的微操作命令信号 （3） 画微程序流程图 （4） 代码化微指令 （5） 微指令16进制编码 $M 00 000001;$M 01 006D43

24、;$M 03 107070;$M 1B 00261C;$M 1C 04B201;$M 31 00161A;$M 32 00161D;$M 1D 002604;$M 04 013201;$M 30 003801;$M 33 000181;$M 34 0001C1;$M 35 006A05;$M 05 200406;$M 06 001A07;$M 07 06C201;$M 36 001A08;$M 08 064209;$M 09 006A0A;$M 0A 103001;$M 37 001A0B;$M 0B 06420C;$M 0C 006A0D;$M 0D 105141;$M 32 006D50;

25、$M 10 106011;$M 11 183001;$M 33 006D52;$M 12 106013;$M 13 280401;$M 3C 006D4E;$M 0E 10608F;$M 0F 103001;$M 3D 006D54;$M 14 106095;$M 15 200301;$M 3E 006D56;$M 16 101017;$M 17 106098;$M 18 005341;$M 3F 006D59;$M 19 10101A;$M 1A 10609E;$M 1E 00002B;$M 2B 000001;$M 3B 005341;（6） 设计工作程序并进行16进制编码 $P 01 8

26、0;IN R0 00H$P 02 00;$P 03 82;IN R2 10H$P 04 10;$P 05 18;AND R0 R2$P 06 01;MOV R1 R0$P 07 F0;BZC RESULT$P 08 14;$P 09 80;IN R2 60H$P 0A 60;$P 0B C0;LOOP:LAD M RO 01H$P 0C 01;$P 0D 50;PUSH R0$P 0E 62;POP R2$P 0F 10;ADD R0 R0$P 10 F0;BZC RESUT$P 11 14;$P 12 E2;JMP LOOP$P 13 0B;$P 14 B1;RESULT:STA M R1 70H$P 15 70;$P 16 94;OUT 40H R1$P 17 40;$P 18 E0;JMP START$P 19 00;