基于VHDL语言的数字式移相信号发生器的设计报告

1、摘 要EDA 技术是一门涉及多学科的综合性技术，是以大规模器件为设计载体，以硬件描述语言为系统逻辑表达的主要方式，以计算机大规模可编程逻辑器件的开发软件自动完成用软件方式的电子系统到硬件系统的逻辑编译、化简、分割、综合、优化、布局、布线及仿真，直至对对特定目标芯片的适配编译、逻辑适配、编辑下载等工作，最终形成集成电子系统或专业集成芯片的一门新技术。本次课程设计中我们基于 EDA 技术，运用 VHDL 编程，完成低频数字式移相信号发生器的程序编辑，最终下载到 EP2C5Q208C8 芯片上，加以简单的外围电路，构成移相信号发生器。该装置能测出频率在 1Hz-99999999Hz 之间的正弦波信号

2、频率，并指定相位差的两路同频信号。本次课程设计利用目前广泛应用的 VHDL 硬件电路描述语言，实现低频数字式移相信号发生器的设计，采用 Quartus集成开发环境进行综合、仿真，并下载到 FPGA 现场可编程门阵列中，从而完成低频数字式移相信号发生器的设计。该低频数字式移相信号发生器包括数字式移相信号发生器、频率测量仪和波形显示三部分。其中数字式移相信号发生器可以产生预置相位差的两路可移相的正弦信号。频率测量仪对移相信号频率的测量和显示，均采用基于 FPGA的数字技术实现，使得该系统具有抗干扰能力强，可靠性好。波形显示采用D/A 转换后接示波器完成。目 录1 课程设计的任务与要求 12 设计方

3、案 12.1 数字频率计的整体结构图 22.2 数字式移相信号发生器的整体结构图 23 逻辑模块的功能、设计方法与仿真 4 3.1 1MHZ 信号源的设计与仿真43.2 分频器 CNT 的设计与仿真 53.3 测频控制信号发生器 TESTCTL 的设计与仿真 63.4 十进制计数器 CNT10 的设计与仿真 83.5 锁存器 REG32B 的设计与仿真 103.6 显示器 DISPLAY 的设计与仿真 113.7 正弦波移相 YX 的设计与仿真 144 系统硬件与引脚锁定设置 185 下载设置与调试 216 总结 22参考文献 231 课程设计的任务与要求 任务：设计一个数字式移相信号发生器：

4、 （1）输出二路可移相的正弦信号； （2）正弦信号频率范围：20HZ200KHZ；输入阻抗100K； （3）具有正弦信号频率数字显示功能； （4）二路正弦信号具有 0-350 相位功能；相位测量绝对误差2； （5）拟采用的芯片的型号为 EP2C5Q208C8 进行硬件证。 要求：(1) 画出系统的原理框图，说明系统中各主要组成部分的功能； (2) 编写各个模块 VHDL 源程序；并上机调试通过； (3) 根据软件编好用于系统仿真的测试文件； (4) 编好用于硬件验证的管脚锁定文件； (5) 记录系统仿真验证结果； (6) 记录调试过程中出现的问题及解决办法。2 设计方案数字式移相信号发生器的系

5、统框图如图 2-1 所示，通过一给定频率的时钟输入信号，使数字移相模块（FPGA）产生正弦信号 Q1，同时产生与 Q1 同频的方波信号送给数字频率计模块，测出方波频率再通过显示模块译码后，逐一送8 个 LED 显示。同时通过键盘输入二进制的移相信号给数字移相模块，来输出与正弦信号 Q1 有指定相位差的同频正弦信号 Q2。 正弦信号 Q1 正弦信号 Q2 时钟输入信号 移相信号 同频方波. 1HZ 时钟信号 图 2- -1 数字式移相发生器的系统框图数字移相模块数字频率计模块 显示模块2.1 数字频率计的整体结构图（1）数字频率计的主要功能是测量周期信号的频率。频率是单位时间（ 1S ）内信号发

6、生周期变化的次数。如果我们能在给定的 1S 时间内对信号波形计数，并将计数结果显示出来，就能读取被测信号的频率。数字频率计首先必须获得相对稳定与准确的时间，同时将被测信号转换成幅度与波形均能被数字电路识别的脉冲信号，然后通过计数器计算这一段时间间隔内的脉冲个数，将其换算后显示出来。数字频率计的关键组成部分包括测频控制信号发生器、计数器、锁存器、译码驱动电路和显示电路，其原理框图如图 22 所示：信号源计数模块锁存器显示器控制信号50MHzCLK1Hz用于测量 用于测量 用于扫描显示被测信号 fsinTESTENLOADCLR产生 1MHz 信号产生多种频率输出图 2-2 数字频率计系统组成框图

7、 数字频率计的原理图如图 2-3 所示，她是数字频率计顶层程序的另一种表示。具体流程为：pin_name 输入 50MHZ，经过 PIN1MHZ_1 输出 1MHZ 的信号源给分频器 cnt，将 1MHZ 分为多个输出频率。其中 1HZ 作为测控信号发生器的输入来控制待测方波 fsin 的计数，然后用八位十进制计数器实现计数，输出的数据由REG32B 锁存后，进行稳定输出。最后，通过 display 和 138 译码器选择输出，display 的时钟信号表示在显示器上显示的快慢，与后面的正弦波的频率无关。2.2 数字式移相信号发生器的整体结构图（1）数字式移相信号发生器的整体结构图如图 2-4

8、 所示。首先，输入50MHZ 的频率在 PIN1MHZ_1 输出 1MHZ 的频率给分频器 cnt，在分频器输出端可以选择多个频率作为正弦波采样频率的输入，data5.0用键盘来调节两正弦波的相位差。ppcl 端为分频器输出的频率除以 64，即正弦波的输出频率。这里通过原理图的方式将各个模块连接起来，让其组成数字式移相信号发生器的总程序。 图 2-3 数字频率计的整体结构图图 2-4 数字式移相信号发生器的整体结构图3 3 逻辑模块的功能、设计方法与仿真逻辑模块的功能、设计方法与仿真数字式移相信号发生器的设计总体由信号源发生器 PIN1MHZ_1，分频器cnt，一个测频控制信号发生器 TEST

9、CTL，八个有时钟使能的十进制计数器CNT10，一个 32 位锁存器 REG32B，显示器 display 和正弦波发生器 yx 组成。3.1 1MHZ 信号源的设计与仿真 本器件主要是将 50MHZ 的输入频率转换为 1MHZ 的信号源。其时序关系如图3-1 所示：图 3-1 1MHZ 信号源的时序关系模块程序如下：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY PIN1MHZ_1 IS PORT (CLKIN : IN STD_LOGIC; CLK10M: OUT STD_

10、LOGIC; CLKOUT : OUT STD_LOGIC); END PIN1MHZ_1; ARCHITECTURE A OF PIN1MHZ_1 IS BEGIN PROCESS(CLKIN) VARIABLE CNTTEMP : INTEGER RANGE 0 TO 49; BEGIN IF CLKIN=1 AND CLKINEVENT THEN IF CNTTEMP=49 THEN CNTTEMP:=0; ELSE IF CNTTEMP25 THEN CLKOUT=1; ELSE CLKOUT=0; END IF; CNTTEMP:=CNTTEMP+1; END IF; END IF;

11、 END PROCESS; END A;3.2 分频器 CNT 的设计与仿真CNT 主要是将 1MHZ 的频率分为多个输出频率，其中选择 1HZ 的频率给测控信号。时序关系如图 3-2 所示。图 3-2 分频器的时序关系模块程序：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT IS PORT(CLK : IN STD_LOGIC; -1MHZ 输入 FREQ1 : OUT STD_LOGIC; -1HZ 输出 FREQ488 : OUT STD_LOGIC; -488H

12、Z 输出 FREQ1953 : OUT STD_LOGIC; -1953HZ 输出 FREQ7812 : OUT STD_LOGIC; -7812HZ 输出 FREQ31250: OUT STD_LOGIC; -31250HZ 输出 FREQ125K : OUT STD_LOGIC; -125KHZ 输出 FREQ500K : OUT STD_LOGIC ); -500KHZ 输出 END CNT; ARCHITECTURE BEHV OF CNT IS SIGNAL TEMP: STD_LOGIC_VECTOR(19 DOWNTO 0); BEGIN PROCESS(CLK) BEGIN I

13、F CLKEVENT AND CLK =1 THEN IF TEMP=00111111 THEN TEMP=00000000; ELSE TEMP=TEMP+1 END IF; END IF; END PROCESS; FREQ1=TEMP(19);FREQ488=TEMP(10);FREQ1953=TEMP(8); FREQ7812=TEMP(6); FREQ31250=TEMP(4); FREQ125K=TEMP(2); FREQ500K=TEMP(0); END BEHV;3.3 测频控制信号发生器 TESTCTL 的设计与仿真 8 位数字频率计的原理框图如下图 3-3 所示。该数字频率

14、计通过 1HZ 标准信号，使控制模块控制计数器在 1s 内对输入方波进行计数，从而测出其频率，送到锁存模块锁存。 输入方波信号 TSTEN 待显示频率信号 1HZ 信号 CLR_CNT LOAD 图 3-3 8 位数字频率计的原理框图 控制模块是产生测量所需的各种控制，如图 3-4 所示，CLK 为 1HZ 的标准时钟信号；TSTEN 为使能信号，当 CLK 上升沿时，发生翻转，若为高电平，计数器开始计数；LOAD 为锁存信号，其值是 TSTEN 的反向信号，真好当 TSTEN 变为 0，一次计数完成时，它就变为高电平，把计数器的值锁存；CLR_CNT 为置位信号，当 CLKT、TSTEN 都

15、为低电平时，对计数器进行置位清零，好进行下一轮计数。通过图 3-4 控制信号时序关系可看出，在时钟信号的两个周期内，完成一个计数周期（2s） ，一次计数的时间为 1s。在一个计数周期内，对待测信号的上升沿进行计数，正好是待测信号的频率。CLK TSTENLOADCLR_CNT 图 3-4 控制信号时序关系控制模块计数模块锁存模块控制模块程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TESTCTL IS PORT ( CLK: IN STD_LOGIC; -1 HZ 测频控制

16、时钟 TSTEN: OUT STD_LOGIC; -计数器时钟使能 CLR_CNT: OUT STD_LOGIC; -计数器清零 LOAD: OUT STD_LOGIC); -输出锁存信号END TESTCTL;ARCHITECTURE ART OF TESTCTL IS SIGNAL DIV2CLK :STD_LOGIC;SIGNAL CLR :STD_LOGIC;SIGNAL LOADCNT :STD_LOGIC;BEGINPROCESS ( CLK ) ISBEGINIF CLKEVENT AND CLK= 1 -1 HZ 时钟二分频THEN DIV2CLK=NOT DIV2CLK; E

17、ND IF ; END PROCESS;PROCESS ( CLK,DIV2CLK ) BEGIN IF CLK= 0 AND DIV2CLK = 0 THEN -产生计数器清零信号 CLR= 1; ELSE CLR= 0 ; END IF;IF CLR=0 AND DIV2CLK=0 THEN LOADCNT=1;ELSE LOADCNT=0; END IF; END PROCESS; LOAD=NOT DIV2CLK; TSTEN=DIV2CLK;CLR_CNT=CLR;END ARCHITECTURE ART; 控制模块波形仿真图如下图 3-5 所示： 图 3-5 控制模块运行波形仿真图

18、 控制模块通过仿真显示的波形图正好与图 3-4 的控制信号时序关系图吻合，符合要求。3.4 十进制计数器 CNT10 的设计与仿真计数器模块是由 8 个带有异步清零端，进位信号输出的十进制计数模块级连而成，计数器以待测信号 FSIN 作为时钟，在清零信号 CLR 到来时，异步清零；CLK 为高电平时开始计数。该计数器计数范围为 0 到 99999999。图 3-6 为八位十进制数字频率计逻辑图。图 3-6 八位十进制数字频率计逻辑图计数模块程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY CNT10 IS PORT (CLK:IN STD_

19、LOGIC; -计数时钟信号 CLR:IN STD_LOGIC; -清零信号 ENA:IN STD_LOGIC; -计数使能信号 CQ :OUT INTEGER RANGE 0 TO 15;-4 位计数结果输出 CARRY_OUT:OUT STD_LOGIC); -计数进位END CNT10;ARCHITECTURE ART OF CNT10 IS SIGNAL CQI :INTEGER RANGE 0 TO 15;BEGINPROCESS(CLK,CLR,ENA) ISBEGIN IF CLR= 1 THEN CQI= 0; -计数器异步清零 ELSIF CLKEVENT AND CLK=

20、1 THEN IF ENA= 1 THEN IF CQI=10 THEN cqi=1; ELSE CQI=cqi+1;END IF; -等于 9，则计数器清零 END IF; END IF; END PROCESS;PROCESS (CQI) IS BEGIN IF CQI=10 THEN CARRY_OUT= 1; -进位输出 ELSE CARRY_OUT= 0; END IF;END PROCESS; CQ=CQI;END ART;图 3-7 十进制计数运行波形仿真图单个十进制计数器仿真波形如图 3-7 所示，当使能信号为高电平时开始计数，计数到 9，在下一个时钟上升沿来临时，计数值变为

21、0，同时进位信号CARRY_OUT 产生一个上升沿，使高位计数器计数一次。3.5 锁存器 REG32B 的设计与仿真设置锁存器的作用在于，使显示的数据稳定，不会由于周期性的清零信号而不断闪烁。若已有 32 位 BCD 码存在于此模块的输入口，在信号 LOAD 的上升沿后即被锁存到寄存器 REG32B 的内部，并由 REG32B 的输出端输出，然后由实验板上的 7 段译码器译成能在数码管上显示输出的相对应的数值。每当时钟信号上升沿来临时，就将输入信号读取并锁存输出。锁存器的输入输出关系如图 3-8 所示。 图 3-8 锁存器的输入输出关系锁存模块程序：LIBRARY IEEE; USE IEEE

22、.STD_LOGIC_1164.ALL;ENTITY REG32B IS PORT(LOAD: IN STD_LOGIC; DIN: IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT: OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END ENTITY REG32B;ARCHITECTURE ART OF REG32B IS BEGINPROCESS ( LOAD, DIN ) ISBEGIN IF LOAD EVENT AND LOAD= 1 THEN DOUT=DIN; -锁存输入数据 END IF;END PROCESS;END ART;

23、3.6 显示 DISPLAY 的设计与仿真本课程设计采用 8 个共阴极数码管来显示待测频率的数值，其显示范围从0 99999999。显示程序由三部分组成，八路选择器，二进制转 LED 八段码和一个 3 位计数器，如图 3-9 所示。图 3-9 显示模块程序框图 通过 sel2.0来选择八路选择器的输入端，然后 Lout43.0输出进行二进制转换成八段码，输出后到 LCD 显示器上显示。（1）显示模块程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DISPLAY ISPORT(IN

24、7,IN6,IN5,IN4,IN3,IN2,IN1,IN0:IN STD_LOGIC_VECTOR(3 DOWNTO 0);LOUT7:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);SEL:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);CLK:IN STD_LOGIC);END DISPLAY;ARCHITECTURE A OF DISPLAY ISSIGNAL S:STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL LOUT4:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (CLK)BEGINI

25、F (CLKEVENT AND CLK=1)THENIF (S=111) THENS=000;ELSE S=S+1;END IF;END IF;SELLOUT4LOUT4LOUT4LOUT4LOUT4LOUT4LOUT4LOUT4LOUT4LOUT7LOUT7LOUT7LOUT7LOUT7LOUT7LOUT7LOUT7LOUT7LOUT7LOUT7LOUT7=XXXXXXX;END CASE;END PROCESS;END A;（2）波形仿真。显示模块仿真波形如图 3-10 所示：图 3-10 显示模块运行波形仿真图输入频率为 8 位 BCD 码，lout7 为晶体管段选信号。信号 sel 则

26、选择将lout7送入哪一个晶体管，从而实现将输入的 8 为 BCD 频率信号逐一送入对于的晶体管显示。当 sel2.0=“000”时，选择 in7，由于是数字 8，转换成 BCD 码后，刚好是 7F，与仿真波形相同，其实的情况类似。3.7 正弦波移相 yx 的设计与仿真（1）主要是通过键盘上的输入数字在时钟信号的作用下，驱动正弦波的移相。模块程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY YX IS PORT(CLK:I

27、N STD_LOGIC; DOUT : OUT INTEGER RANGE 255 DOWNTO 0; DIN : IN INTEGER RANGE 63 DOWNTO 0; YXDOUT : OUT INTEGER RANGE 255 DOWNTO 0; PPCL : OUT STD_LOGIC); END ;ARCHITECTURE A OF YX IS SIGNAL Q1,Q2: INTEGER RANGE 63 DOWNTO 0; SIGNAL D1,D2,CO: INTEGER RANGE 255 DOWNTO 0; -SIGNAL CPCLK:STD_LOGIC; BEGINPRO

28、CESS(CLK) BEGIN IF(CLKEVENT AND CLK=1)THEN Q1=Q1+1; IF Q132 THEN PPCL=0; ELSE PPCL=1; END IF; END IF; Q2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2NULL;END CASE; DOUT D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2

29、D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2D2NULL; END CASE; YXDOUT = D2;END PROCESS; END ;仿真波形如图 3-11 所示： 图 3-11 移相输出的仿真波形 注：图 3-11 中，由于 ppcl 是 clk 的 1/64,在波形仿真时，出现了很多个高电平，与上面是对应起来的，但是截图时截的比较小，所以感觉是错误的。4 4 系统硬件与引脚锁定设置系统硬件与引脚锁定设置（1）晶振核心板上提供了高精度、高稳定性 50MHz 时钟，该时钟直接与

30、 FPGA的 PI（GCLK0）引脚相连。如果设计人员需要其它频率时钟源，可以在FPGA 内部进行分频或利用 FPGA 内部 PLL 倍频等途径来得到。晶体与FPGA 连接框图 4-1； 图 4-1 50MHZ 晶振与 FPGA 连接框图（2）拨动开关输入模块 系统底板上提供八路拨码开关输入。通过拨动开关的档位使连接到 FPGA 的信号成为高电平或者低电平信号。从左到右依次标识为 K1K6。当拨动开关的档位置于上方时该开关输入 FPGA 的信号为高电平，置于下方时该开关输入FPGA 的信号为低电平。拨码开关与 FPGA 的连接电路如下图 4-2 所示。图 4-2 拨码开关与 FPGA 的连接电

31、路（3）DA 转换模块： 系统板上提供两路 DA 转换电路。DA 芯片采用 8 位高速并行 DA 芯片TLC5602。该芯片是一个单 5V 供电的 8 位高速 DA，其最高转换速率可到33M，足以满足一般数据处理的场合。DA 转换模块的输入位于系统右上方的两个测试钩输出。DAOUT-1 测试钩为第一路 DA（U9）的信号输出；DAOUT-2 测试钩为第二路 DA（U7）的信号输出。DA 转换模块与 FPGA 的电路连接图如下图 4-3 所示，第一路 DA 模块信号端口与 FPGA 的 IO 管脚连接表如下表，第二路 DA 转换模块信号端口与 FPGA的 IO 管脚连接表如下表。图 8 DA 转

32、换模块与 FPGA 连接框图 图 4-3 DA 转换模块与 FPGA 的电路连接图dout7.0和yxdout7.0是波形显示输出端，外接D/A转换模块DB。D/A转换采用DAC0800芯片，DAC0800芯片是8位分辩率的D/A转换芯片，具有连接简单、转换控制方便等优点。其从FPGA的数据输出口所连接的D/A转换器电路如图4-4所示：图 4-4 D/A 转换电路图（4）引脚锁定设置引脚分配中，input 接任意频率，来决定产生正弦波的频率；clk1 接 1HZ方波时钟信号；clk 接 7812HZ 输入频率，作为显示模块的时钟输入；jp5.0分别接 k5 到 k0 六个拨码开关；lout76

33、.0接到 8 个 LED 的七段显示；sel2.0接138 译码器，通过译码对 8 个 LED 进行片选输出；q17.0和 q27.0接两个D/A 转换的输入端，使这两路正弦信号由数字量转变为模拟量，从而能在示波器上显示两路正弦信号。管脚配置的说明如下：clk1LocationPIN_141Yesclk2LocationPIN_142Yesda10LocationPIN_144Yesda11LocationPIN_143Yesda12LocationPIN_146Yesda13LocationPIN_145Yesda14LocationPIN_149Yesda15LocationPIN_147

34、Yesda16LocationPIN_151Yesda17LocationPIN_150Yesda20LocationPIN_108Yesda21LocationPIN_107Yesda22LocationPIN_112Yesda23LocationPIN_110Yesda24LocationPIN_114Yesda25LocationPIN_113Yesda26LocationPIN_116Yesda27LocationPIN_115Yesseg0LocationPIN_12 Yesseg1LocationPIN_11 Yesseg2LocationPIN_10 Yesseg3LocationPIN_8Yesseg4LocationPIN_6Yesseg5LocationPIN_5Yesseg6LocationPIN_4Yessel0LocationPIN_15 Yessel1LocationPIN_14 Yessel2LocationPIN_13 Yessys_c