实验三_用状态机实现序列检测器的设计Verilog

1、实验三用状态机实现序列检测器的设计、实验目的：用状态机实现序列检测器的设计，并对其进行仿真和硬件测试。、原理说明：序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出a,否则输出bo由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。例3-1描述的电路完成对序列数"11100101"的。当这一串序列数高位在前(左移)串行进入检

2、测器后，若此数与预置的密码数相同，则输出“a”，否则仍然输出“b”。【例3-1】顶层文件：moduleXULIEQI(clk,reset,din18,LED7S);inputclk;inputreset;input17:0din18;output6:0LED7S;wire3:0AB;wire17:0din18;xulieu1(clk,din18,reset,din);schku2(din,clk,reset,AB);decl7su3(AB,LED7S);endmodule串行检测：moduleschk(DIN,CLK,CLR,AB);inputDIN,CLK,CLR;output3:0AB;r

3、eg3:0AB;reg7:0Q;parameteridle=8'b00000000,a=8'b00000001,b=8'b00000010,c=8'b00000100,d=8'b00001000,e=8'b00010000,f=8'b00100000,g=8'b01000000,h=8'b10000000;parameterdata=8'b11100101;always(posedgeCLKornegedgeCLR)if(!CLR)beginQ<=idle;endelsebegincase(Q)idle:be

4、ginif(DIN=data7)Q<=a;elseQ<=idle;enda:beginif(DIN=data6)Q<=b;elseQ<=idle;endb:beginif(DIN=data5)Q<=c;elseQ<=idle;endc:beginif(DIN=data4)Q<=d;elseQ<=c;endd:beginif(DIN=data3)Q<=e;elseQ<=a;ende:beginif(DIN=data2)Q<=f;elseQ<=idle;endf:beginif(DIN=data1)Q<=g;elseQ&

5、lt;=b;endg:beginif(DIN=data0)Q<=h;elseQ<=idle;endh:beginif(DIN=data7)Q<=a;elseQ<=idle;enddefault:Q<=idle;endcaseendalways(Q)beginif(Q=h)AB<=4'b1010;elseAB<=4'b1011;endendmodule前端预置8位数据输入：modulexulie(clk,din18,reset,din);inputclk;input17:0din18;inputreset;outputdin;regdin

6、;parameters0=5'b00000,si=5'b00001,s2=5'b00010,s3=5'b00011,s4=5'b00100,s5=5'b00101,s6=5'b00110,s7=5'b00111,s8=5'b01000,s9=5'b01001,s10=5'b01010,s11=5'b01011,s12=5'b01100,s13=5'b01101,s14=5'b01110,s15=5'b01111,s16=5'b10000,s17=5'b

7、10001;reg4:0cur_state,next_state;always(posedgeclkornegedgereset)if(!reset)cur_state<=s17;elsecur_state<=next_state;always(cur_stateordin18ordin)begincase(cur_state)s17:begindin<=din1817;next_state<=s16;ends16:begindin<=din1816;next_state<=s15;ends15:begindin<=din1815;next_state

8、<=s14;ends14:begindin<=din1814;next_state<=s13;ends13:begindin<=din1813;next_state<=s12;ends12:begindin<=din1812;next_state<=s11;ends11:begindin<=din1811;next_state<=s10;ends10:begindin<=din1810;next_state<=s9;ends9:begindin<=din189;next_state<=s8;ends8:begindi

9、n<=din188;next_state<=s7;ends7:begindin<=din187;next_state<=s6;ends6:begindin<=din186;next_state<=s5;ends5:begindin<=din185;next_state<=s4;ends4:begindin<=din184;next_state<=s3;ends3:begindin<=din183;next_state<=s2;ends2:begindin<=din182;next_state<=s1;endsi

10、:begindin<=din181;next_state<=s0;ends0:begindin<=din180;next_state<=s17;enddefault:begindin<=1'b0;next_state<=s0;endendcaseendendmodule提示：1.若对于D<="11100101",电路需记忆：初始状态、1、11、111、1110、11100、111001、1110010、11100101共9种状态。三、实验内容：1.编写由两个主控进程构成的有限状态机。画出状态图，并给出其仿真测试波形；2.自己

11、编写数码管显示程序(decl7s.v)来显示A或B状态。已知数码管为共阳级连接。输入(4bits)输出(7bits)显示内容4'b10107'b0001000a4'b10117'b0000011b4'b00007'b10000000提示：可以在default分支选用显示"0"。3.利用Quartusll对文本编辑输入、仿真测试并给出仿真波形，了解控制信号的时序。最后进行引脚锁定并完成硬件测试实验。建议用KEY3(PIN_W26)控制复位信号RESET;KEY2(PIN_P23)控制状态机工作时钟CLK;指示输出AB接数码管HEX0(PIN_AF10,PIN_AB12,PIN_AC12,PIN_AD11,PIN_AE11,PIN_V14,PIN_V13)。5.下载后，按以下提示进行操作：1）、按实验板“系统复位”键；2）、用SW17-SW0键输入包含待测序列数"11100101"的18位数据；3）、按下RESET键；4）、按KEY2键（日钟clk输入）18