查找表 现场可编程门阵列 时序分析 后仿真论文

1、查找表论文：基于LUT的FPGA时序分析及后仿真实现【中文摘要】本文提出了基于LUT的FPGA的时序分析方法和后仿真的设计方案,并予以实现。时序分析和后仿真是在布局布线基础之上进行的,是FPGA支持软件系统不可缺少的两个步骤。在时序分析阶段,从FPGA芯片结构和电路的布线信息中抽象出时序节点和时序边来构造时序图,根据时序图计算电路可达节点间的延时和关键路径,配合图形界面打印出电路各个输入输出之间的延时信息并高亮显示其路径。解决了布局布线后无法得到电路的详细延时值的问题,为布局布线后的仿真提供了必不可少的时序信息。在后仿真阶段,设计了一个Post-Simulator后仿真器。Post-Simul

2、ator根据输入信号值遍历时序图,查找芯片中LUT内存信息,从而得到电路输出的值,再结合时序分析得到的延时信息生成一个后仿真波形文件,通过波形分析器查看波形。后仿真进一步验证了电路的时序信息和逻辑功能。【英文摘要】A timing analysis method and a post simulation design FPGA based on LUT are proposed and implemented in this thesis. Timing analysis and Post-Simulation are operated after placement and routing

3、, which are two indispensable steps of the FPGA supporting software. In the stage of timing analysis, timing node and timing edge, which are extracted from chip architecture and routing data, are used for building the timing graph. According to the timing graph, the delay values and critical paths o

4、f circuits are comp.【关键词】查找表 现场可编程门阵列 时序分析 后仿真【英文关键词】LUT FPGA timing analysis Post-Simulation【目录】基于LUT的FPGA时序分析及后仿真实现摘要3-4Abstract4第一章 绪论7-111.1 引言7-81.2 课题来源81.3 研究背景和研究意义8-91.4 论文内容及章节安排9-11第二章 FPGA结构及在布局布线中的建模11-212.1 FPGA基本结构11-15 可编程逻辑模块12-13 可编程I/O模块13 互连资源13-152.2 FPGA结构参数化建模方法15-20 逻辑模块建模16-

5、17 I/O模块建模17 互连资源建模17-18 参数化建模的延时信息18-202.3 本章小结20-21第三章 布局布线后的时序分析21-373.1 布局布线后的时序信息22-253.2 时序图25-29 时序节点和时序边25-26 创建时序图26-28 时序图的特点28-293.3 基于时序图的时序分析算法29-34 可达节点延时计算29-32 关键路径时序分析32-343.4 实验结果34-363.5 本章小结36-37第四章 布局布线后仿真37-514.1 FPGA仿真简介374.2 前仿真回顾37-41 前仿真实现方案38 相关文件格式介绍38-414.3 后仿真设计及实现41-48 后仿真总体设计41-42 解析测试源文件42-43 解析真值表文件43-45 查找LUT配置信息45-48 生成后仿真VCD文件484.4 实验结果48-494.5 本章小结49-51第