基于信号完整性分析的高速PCB设计 毕业设计论文

1、东华理工大学长江学院毕业设计（论文） 摘要 摘 要随着微电子技术和计算机技术的不断发展，信号完整性分析的应用已经成为解决高速系统设计的唯一有效途径。借助功能强大的Cadence公司SpecctraQucst仿真软件，利用IBIS模型，对高速信号线进行布局布线前信号完整性仿真分析是一种简单可行行的分析方法，可以发现信号完整性问题，根据仿真结果在信号完整性相关问题上做出优化的设计，从而缩短设计周期。本文概要地介绍了信号完整性(SI)的相关问题，基于信号完整性分析的PCB设计方法，详尽的阐述了影响信号完整性的反射、串扰和信号完整性中的时序分析的相关理论并提出了减小反射和串扰得有效办法。讨论了基于Sp

2、ecctraQucst的仿真模型的建立并对仿真结果进行了分析。研究结果表明在高速电路设计中采用基于信号完整性的仿真设计是可行的, 也是必要的。关键词：关键词： 高速 PCB; 信号完整性; 反射; 串扰; 仿真东华理工大学长江学院毕业设计（论文） ABSTRACT ABSTRACTWith the development of micro-electronics technology and computer technology，application of signal integrity analysis is the only way to solve high-speed syste

3、m design. By dint of Specctracust which is a powerful simulation software, its a simple and doable analytical method to make use of IBIS model to analyze signal integrity on high-speed signal lines before component placement and routing. This method can find out signal integrity problem and make opt

4、imization design on interrelated problem of signal integrity. Then the design period is shortened.In this paper，interrelated problem of signal integrity, PCB design based on signal integrity, transmission lines basal principle are introduced summarilyThe interrelated problem of reflection and crosst

5、alk which are the two important factors that influence signal integrity is expounded. It gives effective methods to reduce reflection and crosstalk. The establishment of emulational model based on SpecctraQucst is discussed and the result of simulation is analysed. The researchful fruit indicates it

6、s doable and necessary to adopt emulational design based on signal integrity in high-speed electrocircuit design. Key Words: High-speed PCB; Signal integrity; reflect; crosstalk; simulation 东华理工大学长江学院毕业设计（论文） 目录 目 录绪 论.11.引言.31.1 PCB 的设计方法.31.1.1 传统的 PCB 板设计方法 .31.1.2 基于信号完整性分析的 PCB 设计方法 .31.2 信号完整性

7、的基本概念 .41.2.1 信号完整性分析的重要意义 .41.2.2 信号完整性的基本概念 .51.2.3 信号完整性分析工具的近况及发展趋势 .52.仿真软件和器件模型介绍.72.1 仿真软件 SPECCTRAQUEST.72.1.1 SpecctraQuest 功能描述.72.1.2 SpecctraQuest 在 SIEMI 方面的运用.82.2 IBIS 模型介绍.102.2.1 IBIS 模型的由来.102.2.2 IBIS 模型的优缺点.102.2.3 IBIS 模型精度.112.2.4 IBIS 模型的构成.123.信号完整性的噪声问题.143.1 反射噪声分析和端接技术 .14

8、3.1.1 反射形成原因 .143.1.2 阻抗匹配与端接方案 .153.1.3 端接方案的仿真结果 .163.2 串扰噪声分析 .173.2.1 高速 PCB 板上的串扰分析模型 .173.2.2 高速 PCB 板上的串扰仿真结果 .183.2.3 减小高速 PCB 板上的串扰噪声的措施 .193.3 地弹噪声分析 .203.3.1 地弹噪声的形成和危害 .203.3.2 减小地弹噪声的几种方法 .21东华理工大学长江学院毕业设计（论文） 目录 4.信号完整性中的时序分析.224.1 公共时钟同步的时序分析 .224.1.1 数据建立时间的时序分析.244.1.2 数据保持时间的时序分析 .

9、254.2 源同步的时序分析 .285.信号完整性分析的 PCB 设计实例温测器.30结论.31致谢.32参考文献.33附录一.34附录二.35东华理工大学长江学院毕业设计（论文） 绪论 1绪 论随着信息宽带化和高速化的发展，以前的低速PCB已完全不能满足日益增长信息化发展的需要，人们对通信需求的不断提高，要求信号的传输和处理的速度越来越快，相应的高速PCB的应用也越来越广，设计也越来越复杂。高速电路有两个方面的含义，一是频率高，通常认为数字电路的频率达到或是超过45MHZ至50MHZ，而且工作在这个频率之上的电路已经占到了整个系统的三分之一，就称为高速电路；二是从信号的上升与下降时间考虑，当

10、信号的上升时小于6倍信号传输延时时即认为信号是高速信号，此时考虑的与信号的具体频率无关高速PCB的出现将对硬件人员提出更高的要求，仅仅依靠自己的经验去布线，会顾此失彼，造成研发周期过长，浪费财力物力，生产出来的产品不稳定。高速电路设计在现代电路设计中所占的比例越来越大，设计难度也越来越高，它的解决不仅需要高速器件，更需要设计者的智慧和仔细的工作，必须认真研究分析具体情况，解决存在的高速电路问题一般说来主要包括三方面的设计：信号完整性设计、电磁兼容设计、电源完整性设计在电子系统与电路全面进入1GHz以上的高速高频设计领域的今天，在实现VLSI芯片、PCB和系统设计功能的前提下具有性能属性的信号完

11、整性问题已经成为电子设计的一个瓶颈。从广义上讲，信号完整性指的是在高速产品中有互连线引起的所有问题，它主要研究互连线与数字信号的电压电流波形相互作用时其电气特性参数如何影响产品的性能。传统的设计方法在制作的过程中没有仿真软件来考虑信号完整性问题，产品首次成功是很难的，降低了生产效率。只有在设计过程中融入信号完整性分析，才能做到产品在上市时间和性能方面占优势。对于高速PCB设计者来说，熟悉信号完整性问题机理理论知识、熟练掌握信号完整性分析方法、灵活设计信号完整性问题的解决方案是很重要的，因为只有这样才能成为21世纪信息高速化的成功硬件工程师。信号完整性的研究还是一个不成熟的领域，很多问题只能做定

12、性分析，为此，在设计过程中首先要尽量应用已经成熟的工程经验；其次是要对产品的性能做出预测和评估以及仿真。在设计过程中可以不断积累分析能力，不断创新解决信号完整性的方法，利用仿真工具可以得到。东华理工大学长江学院毕业设计（论文） 引言 21 引言高速 PCB 设计与信号完整性的基本概念1.1 PCB 的设计方法1.1.1 传统的 PCB 板设计方法传统的设计流程中，PCB 的设计依次由电路设计、版图设计、PCB 制作、测量调试等步骤组成。在电路设计阶段，由于缺乏有效的对信号在实际 PCB 板上的传输特性的分析方法和手段，电路的设计一般只能根据元器件厂家和专家建议及过去的设计经验来进行。所以对于一

13、个新的设计项目而言，通常都很难根据具体情形作出信号拓扑结构和元器件的参数等因素的正确选择。 在 PCB 版图设计阶段，同样因为很难对 PCB 板的元器件布局和信号布线所产生的信号性能变化作出实时分析和评估，所以版图设计的好坏更加依赖于设计人员的经验。在 PCB 板制作阶段，由于各 PCB 板及元器件生产厂家的工艺不完全相同，所以 PCB 板和元器件的参数一般都有较大的公差范围，使得PCB 板的性能更加难以控制。在传统的 PCB 设计流程中，PCB 板的性能只有在制作完成后才能够通过仪器测量来评判。在 PCB 板调试阶段中发现的问题，必须等到下一次 PCB 板设计中加以修改。但更为困难的是，有些

14、问题往往很难将其量化成前面电路设计和版图设计中的参数，所以对于较为复杂的 PCB 板，一般都需要通过反复多次上述的过程才能最终满足设计要求。可以看出，采用传统的 PCB 设计方法，产品开发周期较长，研制开发的成本也相应较高。1.1.2 基于信号完整性分析的 PCB 设计方法基于信号完整性计算机分析的 PCB 设计方法与传统的 PCB 设计方法相比，基于信号完整性分析的设计方法具有以下特点： 在 PCB 板设计之前，首先建立高速数字信号传输的信号完整性模型。根据SI 模型对信号完整性问题进行一系列的预分析，根据仿真计算的结果选择合适的元器件类型、参数和电路拓扑结构，作为电路设计的依据。在电路的设

15、计过程中，将设计方案送交 SI 模型进行信号完整性分析，并综合元器件和 PCB 板参数的公差范围、PCB 版图设计中可能的拓扑结构和参数变化等因素，计算分东华理工大学长江学院毕业设计（论文） 引言 3析设计方案的解空间。在电路设计完成后，各高速数字信号应该都具有一个连续的、可实现的解空间。即当 PCB 及元器件参数在一定的范围内变化、元器件在 PCB 板上的布局以及信号线在 PCB 板上的布线方式具有一定的灵活性的情况下，仍然能够保证对信号完整性的要求。 PCB 版图设计开始之前，将获得的各信号解空间的边界值作为版图设计的约束条件，以此作为 PCB 版图布局、布线的设计依据。在 PCB 版图设

16、计过程中，将部分完成或全部完成的设计送回 SI 模型进行设计后的信号完整性分析，以确认实际的版图设计是否符合预计的信号完整性要求。若仿真结果不能满足要求，则需修改版图设计甚至电路设计，这样可以降低因设计不当而导致产品失败的风险。 在 PCB 设计完成后，就可以进行 PCB 板制作。PCB 板制造参数的公差范围应在信号完整性分析的解空间的范围之内。当 PCB 板制造好后，再用仪器进行测量调试，以验证 SI 模型及 SI 分析的确性，并以此作为修正模型的依据。在 SI 模型以及分析方法正确的基础上，通常 PCB 板不需要或只需要很少的重复修改设计及制作就能够最终定稿，从而可以缩短产品开发周期，降低

17、开发成2。1.2 信号完整性的基本概念1.2.1 信号完整性分析的重要意义 随着电子、通信技术的飞速发展，高速系统设计（HSSD）在以下几个主要方面的挑战越来越突出，且与以往绝然不同：集成规模越来越大，I/O 数越来越多，单板互连密度不断加大； 时钟速率越来越高，信号边缘速率越来越快，导致系统和单板信号完整性（SI）问题更加突出；产品研发以及推向市场的时间不断减少，一次性设计的成功显得非常重要；以上种种，导致高速电路中的信号完整性问题变得越来越突出。反射、串扰、传输时延、地/电层噪声等，可以严重影响设计的功能正确性。若在电路板设计时不考虑其影响，逻辑功能正确的电路在调试时往往会无法正常工作。信

18、号完整性分析的重要作用这时就越发清晰地呈现出来，如以下几个方面： （1）优化硬件原理设计包括负载拓扑的分析、信号匹配的选型、连接器信号的分布等等； （2）解决高速 PCB 设计难题不同频率和沿速率的信号质量前期分析及设计指导；针对阻抗、反射、串扰等传输线效应的控制和设计方案；信号时序东华理工大学长江学院毕业设计（论文） 引言 4的分析和设计指导等等； （3）提供信号质量问题的定位分析和诊断产品出现的信号质量问题的分析和解决、SI 测试验证等。 以上说明信号完整性分析的应用已经成为解决高速系统设计（HSSD）的唯一有效途1.2.2 信号完整性的基本概念信号完整性是指信号在信号线上的质量。信号具有

19、良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值。差的信号完整性不是由某一因素导致的，而是由板级设计中多种因素共同引起的。特别是在高速电路中，所使用的芯片的切换速度过快、端接元件布设不合理、电路的互联不合理等都会引起信号的完整性问题。具体主要包括串扰、反射、过冲与下冲、振荡、信号延迟等。1.2.3 信号完整性分析工具的近况及发展趋势现在 PCB 设计的时间越来越短，越来越小的电路板空间，越来越高的器件密度，极其苛刻的布局规则和大尺寸的元件使得设计师的工作更加困难。采用SI 分析方法及相关技术的应用，可在 PCB 设计前期进行信号规则的分析（如时序和关键信号的分析），然后将分析所

20、得的电气规则输入布线工具进行具体布线设计，这样既可在设计过程中保证信号质量，又可解放人力、提高设计效率，满足市场要求。而这也正是现今国际领先的 PCB 设计方法和流程，脱离了 SI 分析技术就无法作到这点。 将 SI 深入地融入到产品开发尤其是高速 PCB 设计当中，最终为产品设计提供优化的解决方案，已经成了产品成功的关键一环。 信号完整性工程设计在国外已是一种专门的职业。INTEL、CISCO、MOTOROLA、AMP、LUCENT、IBM、HP 等许多公司都已有自己专职的工程师，另外、几乎每个产品的开发团队中都有专职或兼职的 CAD/SI 设计人员，他们和电路设计工程师协同工作，解决产品中

21、经常出现的高速高密设计问题。 国内在该领域除了极个别知名企业有这种专门团队进行过多年探索研究外，其他几乎还是个空白，这就带来了很多问题，同时也已引起了国内同行的重大关注1。东华理工大学长江学院毕业设计（论文） 仿真和模型 52.仿真软件和器件模型介绍2.1 仿真软件 SpecctraQuest2.1.1 SpecctraQuest 功能描述SpecctraQuest interconnect Designer是Cadence公司为了满足高速系统和板级设计需要而开发的工程设计环境。它将功能设计和物理实际设计有机的结合在一起。设计工程师能在直观的环境中探索并解决与系统功能息息相关的高速设计问题。在

22、进行实际的布局和布线之前，SpecctraQuest Interconnect Designer使设计工程师在时间特性，信号完整性，EMI，散热及其他相关问题上做出最优化的设计。这种统一的考虑不仅在单块板的系统中得到完美体现，更能在多块板构成的系统中，包括ASIC芯片，电路板，连接电缆，插接件等之间的连接进行分析。SpecctraQuest可以接受许多第三方厂商的网络表信息，时间特性数据（例如IBIS模型） ，提供了强大且易用的高速设计必须考虑的参数设置环境。元件的IBIS仿真模型由元件的制造商提供，也可以自定义元件的模型。IBIS (input/output buffer informati

23、on) 输入/输出缓冲器信息规范,是一个元件的标准模型信息。IBIS模型是一种基于V/I曲线的对I/O 缓冲器快速准确建摸的方法,是反映芯片驱动和接收电气特性的一种国际标准,它提供一种标准的文件格式来记录如驱动器输出阻抗、上升/下降时间及输出负载等参数,非常适合做振铃( ringing) 和串扰(crosstalk) 等高频效应的计算与仿真。在SpecctraQuest的参数设置环境中你可以针对不同设计要求规定不同的约束条件。这些不同的约束条件可以通过参数分配表分配给电路板上不同的特定区域，或者分配给某一个信号组（group） ，甚至具体到某一个网络。这些约束条件包括了范围广泛的物理和电气性能

24、参数，如常见的PCB线宽，过孔数目，阻抗范围，还有峰值串扰，过冲特性，信号延时，阻抗匹配等。SpecctraQuest内部包括SigNoise信号完整性分析工具，SigNoise能接受IBIS， Elecmodel和Quad模型，转换成其独特的设计模型化语言（DML）以完成复杂I/O结构的建模。这种结构内有可编程驱动强度缓冲器，动态上拉/下拉I/O缓冲器和动态钳位二极管。这种复杂的I/O结构模型是纯IBIS模型难以作到的。DML语言以Spice语言为基础，把IBIS模型嵌套在较大的宏模型中，在较大的Spice模型中有功能性IBIS模型，因此SigNoise能以快得多的速度进行仿真，而这种速度是

25、纯Spice模型所无法达到的。东华理工大学长江学院毕业设计（论文） 仿真和模型 62.1.2 SpecctraQuest 在 SIEMI 方面的运用SigNoise 是 SpecctraQuest 工具中进行信号完整性和电磁干扰分析的工具。运用这个工具可以解决高速互连中的一些问题；减少由于传导延时而造成的失真、串扰的影响，从而为设计规则的设置提供相应的支持。1).仿真模型SigNoise 仿真器的正常工作是基于各个仿真模型的正确设置。在 SIEMI 分析中使用到的模型有：Device Model(器件模型) Interconnect Model(互连线模型)Device Model 是针对设计

26、中所使用到的器件进行建模。系统提供以下几种模型库供用户选择：Default Model Library (缺省的模型库) Standard Digital Device Model Library(标准数字器件模型库) User Model Library(用户自建的模型库)根据器件模型的不同类型，又将分成以下五种： IBIS Device Models IBIS IOCtl Device Models Package Models Espice Models DesignLinks Models为了进行信号分析，除了要建立器件的信噪模型库以外，还必须建立金属互连线的特性库。Interconn

27、ect Model 就是描述金属互连线特性的模型库 在这个库中定义了金属线的电阻系数、感应系数、电容系数、传导系数等利用这些参数可以计算出信号在金属线上传送时的延时、耦合电容、电磁辐射等，以得出驱动信号与接受信号的实际仿真波形。 仿真模型的参数设置是在 SI/EMI SimInitialize 环境下进行，它包括了以上所说的所有的库模型的设置。 2).仿真分析流程 在采用 SI/EMI 仿真器进行信号分析之前，首先必须进行系统的初始化。初始化的主要内容是：Licence 权限的检测以及加载信噪分析库(SigNoise Library)。东华理工大学长江学院毕业设计（论文） 仿真和模型 7这个信

28、噪分析库是系统缺省的分析库，对于设计者未指定模型的元器件，均采用这个缺省的设置。 系统初始化完成后，其次是模型库的选择或模型的建立。建模是仿真过程中最关键的内容，因为它是关系到仿真结果是否可靠的重要因素。整个建模过程分为两个部分：一部分为器件模型；另一部分为金属互连线模型。在器件模型中，我们需定义每一管脚的寄生电阻、电容、电感值；器件的封装模型；而器件的信号定义，是在作 symbol 时定义的，系统将自动加载此信息。金属互连线模型包括：金属互连线的阻抗、传输速率、相邻线间的电容值、曼哈顿长度百分比、shape 的网孔大小等。建模方式采用参数填表方式，使用时清晰、简便。具体使用方法见 caden

29、ce SpecctraQuest 使用手册。 正式进入分析,在其中我们针对某些重要的网络，对其进行反射分析、串扰分析、EMI 分析，分析结果以文本报告或波形显示的方式提供给设计者。Sigware 窗口是分析中的一个波形显示器，它将显示网络中驱动端与接受端的波形图像，提供直观的信号偏移及振荡效果，以利于设计者分析。View Topology是察看网络拓扑结构的工具。在高速设计中，一种良好的拓扑结构关系对于整个设计是至关重要的，因为它保证了信号间正确的逻辑时间关系，是布局的重要依据之一。利用 View Topology 和 Sigware 工具可以寻找出一种最佳的拓扑结构，将这个结构保存下来(*

30、top)，作为一种参数传递至 PCB 中，使得 PCB 的布局、布线满足这种物理关系。 因为在拓扑关系中包含有网络中各个节点间的延迟时间、线间阻抗等信息，所以分析结束时，应将产生的最佳拓扑结构保存下来，作为 PCB 设计的结束条件12。2.2 IBIS 模型介绍2.2.1 IBIS 模型的由来随着数字系统性能的不断提升，信号输出的转换速度也越来越快，在信号完整性分析中，不能简单的认为这些高速转换的信号是纯粹的数字信号，还必须考虑到它们的模拟行为。为了在 PCB 进行生产前进行精确的信号完整性仿真并解决设计中存在的问题，要求建立能描述器件 I/O 特性的模型。这样，Intel最初提出了 IBIS

31、 的概念，IBIS 就是 I/O Buffer Information Specification 的缩写。在 1993 年，格式制定委员会推出了 IBIS 的第一个标准 Version 1.0，以后不断对其进行修订，现在的版本是 1999 年公布的 Version 3.2， 这一标准已经得到东华理工大学长江学院毕业设计（论文） 仿真和模型 8了 EIA 的认可，被定义为 ANSI/EIA-656-A 标准。每一个新的版本都会加入一些新的内容，但这些新内容都只是一个 IBIS 模型文件中的可选项目而不是必须项目，这就保证了 IBIS 模型的向后兼容性能。现在，已经有几十个 EDA 公司成为 I

32、BIS 公开论坛的成员，支持 IBIS 的EDA 公司提供不同器件的 IBIS 模型以及软件仿真工具。有越来越多的半导体厂商开始提供自己产品的 IBIS 模型。2.2.2 IBIS 模型的优缺点 IBIS（Input/Output Buffer Information Specification）模型是一种基于 V/I 曲线的对 I/O BUFFER 快速准确建模的方法，是反映芯片驱动和接收电气特性的文件格式来记录如驱动源输出阻抗、上升/下降时间及输入负载等参数，非常适合做振铃和串扰等高频效应的计算与仿真。通常 IBIS 模型是由器件的制造商提供的。IBIS 本身只是一种文件格式，它说明在这一

33、标准的 IBIS 文件中如何记录一个芯片的驱动器和接收器的不同参数，但并不说明这些被记录的参数如何使用，这些参数需要由使用 IBIS 模型的仿真工具来读取。IBIS 提供两条完整的V-I 曲线分别代表驱动器为高电平和低电平状态，以及在确定的转换速度下状态转换的曲线。由上可知，IBIS 模型的优点可以概括为：1) 在 I/O 非线性方面能够提供准确的模型，同时考虑了封装的寄生参数与 ESD 结构； 2) 提供比结构化的方法更快的仿真速度； 3) 可用于系统板级或多板信号完整性分析仿真。可用IBIS 模型分析的信号完整性问题包 括：串扰、反 射、振荡、上冲、下冲、不匹配阻抗、传输线分析、拓扑结构分

34、析。 IBIS 尤 其能够对高速振荡和串扰进行准确精细的仿真，它可用于检测最坏情况的上升时间条件下的信号行为及一些用物理测试无法解决的情况； 4) 模型可以免费从半导体厂商处获取，用户无需对模型付额外开销； 5) 兼容工业界广泛的仿真平台。当然IBIS 不是完美的，它也存在以下缺点： 、多芯片厂商缺乏对 IBIS 模型的支持。而缺乏 IBIS 模型，IBIS 工具就无法工作。虽然 IBIS 文件可以手工创建或通过 Spice 模型自动转换，但是如果无法从厂家得到最小上升时间参数，任何转换工具都无能为力； 、IBIS 不能理想地处理上升时间受控的驱动器类型的电路，特别是那些包含复杂反馈的电路；

35、东华理工大学长江学院毕业设计（论文） 仿真和模型 9、IBIS 缺乏对地弹噪声的建模能力。 IBIS 模型 2.1 版包含了描述不同管脚组合的互感 ,从这里可以提取一些非常有用的地弹信息。它不工作的原因在于建模方式，当输出由高电平向低电平跳变时，大的地弹电压可以改变输出驱动器的行2.2.3 IBIS 模型精度IBIS 模型的分析精度主要取决于 I/V 和 V/T 表的数据点数和数据的精确度。由于基于 IBIS 模型的 PCB 板级仿真采用查表计算，因而计算量较小，通常只有相应的 SPICE 模型的 1/10 到 1/100。 用它进行仿真的速度要比用 SPICE 模型快很多。2.2.4 IBI

36、S 模型的构成一个 IBIS 文件包括了从行为上模拟一个器件的输入、输出和 I/O 缓冲器所需要的数据，它以 ASCII 的格式保存。IBIS 文件中的数据被用来构成一个模型，这个模型可以用来对印刷电路板进行信号完整性仿真和时序分析。进行这些仿真所需的最基本的信息是一个缓冲器的 I/V 参数和开关参数(输出电压与时间的关系)。要注意的是，IBIS 本身只是一种文件格式，它说明在一个标准的 IBIS文件中如何记录一个芯片的驱动器和接收器的不同参数，但并不说明这些被记录的数据如何使用，这些参数要由使用 IBIS 模型的工具来读取。IBIS 模型是以元件为中心的，也就是说，一个 IBIS 文件允许你

37、模拟整个的一个元件，而不仅仅是一个特定的输入、输出或 I/O 缓冲器。因而，除了器件缓冲器的电学特性参数以外，IBIS 文件还包括了器件的管脚信息以及器件封装的电学参数。从 Version 1.1 开始，就定义了一个 IBIS 模型文件的最基本的组成元素为 I/V 数据表、开关信息和封装信息东华理工大学长江学院毕业设计（论文） 仿真和模型 10图 1 IBIS 模型的基本组成元素图 1 中，模块 2 Pullup 和模块 1 PullDown 表现了标准输出缓冲器的上拉和下拉晶体管，用直流 I/V 数据表来描述它们的行为。模块 3 中的 Power_Clamp和 Gnd_Clamp 是静电放电

38、或钳位二极管，也是用直流 I/V 数据表来描述的。模块 4 在 IBIS 文件中是 Ramp 参数，表示输出从一个逻辑状态转换到另一个逻辑状态，用 dV/dt 来描述某一特定阻性负载下输出波形的上升沿和下降沿。模块5 描述的是体电容和封装寄生参数，其中 C_comp 是硅晶元电容，它是不包括封装参数的总的输出电容_L_pkg、R_pkg 和 C_pkg 分别是由封装带来的寄生电感、寄生电阻和寄生电容。如果描述的仅仅是输入管脚的 IBIS 模型，则只由模块 3 和模块 5 两部分组成即可6。东华理工大学长江学院毕业设计（论文） 仿真和模型 113.信号完整性的噪声问题3 3.1 反射噪声分析和端

39、接技术3.1.1 反射形成原因信号沿传输线传播时，其路径上的每一步都有相应的瞬态阻抗，无论是什么原因使瞬态阻抗发生了变化，信号都将产生反射现象，瞬态阻抗变化越大，反射越大7。 图2 反射的形成信号到达瞬态阻抗不同的两个区域的交界面时，在导体中只存在一个电压和一个电流回路，边界处不可能出现电压不连续，否则此处有一个无限大的电场；也不可能出现电流不连续，否则此处有一个无限大的磁场，所以交界面的电压和电流一定连续，则有： ，21VV 21II 而由欧姆定律知：，111/ZVI 222/ZVI 当交界面两侧的阻抗不同时，以上四个关系不可能同时成立，这就说明在交界面上必然有反射回发射端的电压，以平衡交界

40、面两端不匹配的电压和电流。入射信号电压向着分界面传播，而传输信号电压远离分界面而传播，iVtV入射电压穿越分界面时，产生反射电压，则有：rV东华理工大学长江学院毕业设计（论文） 噪声分析 12triVVV相应的当入射电流穿越分界面时，反射电流和传输电流的关系为：iIrItI triIII按照欧姆定律，每个区域中的电压与电流的关系为：， 1/ZIVii1/ZIVrr2/ZIVtt 通过换算可以得到： ，1212/ZZZZVVir122*2/ZZZVVit由此可以看出，缩小和的差值，有利于减小反射电压，在实际运用中，1Z2Z通过给传输线端接匹配阻抗来实现。在典型的数字系统中，驱动器的输出阻抗通常小

41、于PCB互联信号线的特征阻抗，而PCB互联信号线的特征阻抗也总是小于接收器的输入阻抗。这种阻抗的不连续性就会导致设计系统中信号反射的出现。3.1.2 阻抗匹配与端接方案匹配阻抗的端接有多种方式，包括并联终端匹配，串联终端匹配，戴维南终端匹配，AC 终端匹配，肖特基二极管终端匹配。本文只介绍并联终端匹配和串联终端匹配7 。并联终端匹配：并联终端匹配是最简单的终端匹配技术：通过一个电阻 R将传输线的末端接到地或者接到 VCC上。电阻 R 的值必须同传输线的特征阻抗Z0匹配，以消除信号的反射。如果 R 同传输线的特征阻抗 Z0匹配，不论匹配电压的值如何，终端匹配电阻将吸收形成信号反射的能量。终端匹配

42、到 VCC可以提高驱动器的源的驱动能力，而终端匹配到地则可以提高电流的吸收能力。并联终端匹配技术突出的优点就是这种类型终端匹配技术的设计和应用简便易行，在这种终端匹配技术中仅需要一个额外的元器件；这种技术的缺点在于终端匹配电阻会带来直流功率消耗。另外并联终端匹配技术也会使信号的逻辑高输出电平的情况退化。将 TTL 输出终端匹配到地会降低 VOH的电平值，从而降低了接收器输入端对噪声的免疫能力。东华理工大学长江学院毕业设计（论文） 噪声分析 13图3 并联终端匹配 串联终端匹配：串联终端匹配技术，也称之为后端终端匹配技术，不同于其它类型的终端匹配技术，是源端的终端匹配技术。串联终端匹配技术是在驱

43、动器输出端和信号线之间串联一个电阻。驱动器输出阻抗R0以及电阻R值的和必须同信号线的特征阻抗Z0匹配。对于这种类型的终端匹配技术，由于信号会在传输线、串联匹配电阻以及驱动器的阻抗之间实现信号电压的分配，因而加在信号线上的电压实际只有一半的信号电压。而在接收端，由于信号线阻抗和接收器阻抗的不匹配，通常情况下，接收器的输入阻抗更高，因而会导致大约同样幅度值信号的反射，称之为附加的信号波形。因而接收器会马上看到全部的信号电压（附加信号和反射信号之和），而附加的信号电压会向驱动端传递。然而不会出现进一步的信号反射，这是因为串联的匹配电阻在接收器端实现了反射信号的终端匹配。串联终端匹配技术的优点是这种匹

44、配技术仅仅为系统中的每一个驱动器增加一个电阻元件，而且相对于其它的电阻类型终端匹配技术来说，串联终端匹配技术中匹配电阻的功耗是最小的，而且串联终端匹配技术不会给驱动器增加任何额外的直流负载，也不会在信号线与地之间引入额外的阻抗。由于许多的驱动器都是非线性的驱动器，驱动器的输出阻抗随着器件逻辑状态的变化而变化，从而导致串联匹配电阻的合理选择更加复杂。所以，很难应用某一个简单的设计公式为串联匹配电阻来选择一个最合适的值。 图 4 串联终端匹配3.1.3 端接方案的仿真结果 对长走线进行并联终端匹配后仿真，波形如下：东华理工大学长江学院毕业设计（论文） 噪声分析 14 图 5 VCC 并联终端匹配

45、图 6 GND 并联终端匹配 对长走线进行串联终端匹配后仿真，波形如下：图 7 VCC 并联终端匹配3.2 串扰噪声分析3.2.1 高速 PCB 板上的串扰分析模型串扰是指当信号在传输线上传播时，相邻信号之间由于电磁场的相互耦合产生的不期望的噪声电压信号，即能量由一条线耦。东华理工大学长江学院毕业设计（论文） 噪声分析 15图 8 两条传输线之间的耦合如图 8 所示，为便于分析，我们依照离散式等效模型来描述两个相邻传输线的串扰模型，传输线 AB 和 CD 的特性阻抗为 Z0，且终端匹配电阻 R=Z0。如果位于 A 点的驱动源为干扰源，则 AB 间的线网称为干扰源网络(Aggressor lin

46、e)，CD 之间的线网被称为被干扰网络(Victim line)，被干扰网络靠近干扰源网络的驱动端的串扰称为近端串扰(也称后向串扰)，而靠近干扰源网络接收端方向的串扰称为远端串扰(也称前向串扰)。串扰主要源自两相邻导体之间所形成的互感 Lm 和互容 Cm,本文只分析感性耦合引起的串扰5。3.2.2 高速 PCB 板上的串扰仿真结果在图 8 中，先只考虑互感 Lm 引起的感性耦合。线路 A 到 B 上传输的信号的磁场在线路 C 到 D 上感应出电压，磁耦合的作用类似一个变压器，由于这是个分布式的传输线，所以互感也变成一连串的变压器分布在两个相邻的并行传输线上。当一个电压阶跃信号从 A 移动到 B

47、，每个分布在干扰线上的变压器会依序感应一个干扰尖脉冲出现在被干扰网络上。互感在被干扰网络上叠加的这个电压噪声，其大小跟干扰网络上驱动电流的变化成正比。由互感产生的噪声计算公式为值得注意的是，耦合变压器每一段的互感耦合的极性是不同的，这些感应到被干扰网路的干扰能量依序前向和后向，但极性相反，沿着传输线 CD 分别往 C 和 D 点行进。东华理工大学长江学院毕业设计（论文） 噪声分析 16图 9 互感耦合的前向/后向串扰波形如图 9 所示，往 C 方向的前向干扰能量，是和入射电压及每个互感分量Lm 成正比，因为所有前向干扰能量几乎同时抵达 C 点，所以前向干扰能量与两传输线的互感总量成正比，传输线

48、平行的长度越长，所产生的互感总量就越大，前向干扰能量也随即增加;然而往 D 点的后向干扰能量与往 C 点的前向干扰能量不同的是，虽然两者耦合的总区域是一样的，但每个互感变压器所感应的干扰分量是依序到达 D，后向干扰能量的有效时间长达 2Tp(Tp 为传播延时)，随着线路平行长度的延长(即互感增加)，后向串扰的幅度大小是不会变化的，而持续时间会增加。3.2.3 减小高速 PCB 板上的串扰噪声的措施 串扰在高速高密度的 PCB 设计中普遍存在，串扰对系统的影响一般都是负面的。为减少串扰，最基本的就是让干扰源网络与被干扰网络之间的耦合越小越好。在高密度复杂 PCB 设计中完全避免串扰是不可能的，但

49、在系统设计中设计者应该在考虑不影响系统其它性能的情况下，选择适当的方法来力求串扰的最小化。结合上面的分析，解决串扰问题主要从以下几个方面考虑：1）.在布线条件允许的条件下，尽可能拉大传输线间的距离;或者尽可能地减少相邻传输线间的平行长度(累积平行长度)，最好是在不同层间走线。 2）.相邻两层的信号层(无平面层隔离)走线方向应该垂直，尽量避免平行走线以减少层间的串扰。3）.在确保信号时序的情况下，尽可能选择转换速度低的器件，使电场与磁场的变化速率变慢，从而降低串扰。东华理工大学长江学院毕业设计（论文） 噪声分析 174）.在设计层叠时，在满足特征阻抗的条件下，应使布线层与参考平面(电源或地平面)

50、间的介质层尽可能薄，因而加大了传输线与参考平面间的耦合度，减少相邻传输线的耦合。 5）.由于表层只有一个参考平面，表层布线的电场耦合比中间层的要强，因而对串扰较敏感的信号线尽量布在内层。6）.通过端接，使传输线的远端和近端终端阻抗与传输线匹配，可大大减小串扰的幅度3.3 地弹噪声分析3.3.1 地弹噪声的形成和危害 地弹（Ground Bounce）通常包括电压跌落和接地反弹，当系统同时转换多个引脚的逻辑状态时，会产生较大的瞬态电流，导致电源线上和地线上电压的波动，电源电压跌落和接地反弹使信号沿出现平台，如图 10 所示。反弹是噪声来源之一，还可能使时序发生偏移。反弹的噪声影响着阈值的判断，严

51、重时会使系统产生误动作。图 10 地弹形成的示意图3.3.2 减小地弹噪声的几种方法要抑制反弹的影响，首先是想办法减小电源的摆幅，尽量选用性能好的电源，布局时可对系统进行分割，尽量减小系统中的各种电源之间的互相影响，如数字电源和模拟电源恰当地分区，高速部分与低速部分恰当地分区，分割的目的是要重点保护高速部分。DDR 部分是高速接口，对它谨慎处理是保证信号完整性的关键，低速部分的信号完整性相对容易达到要求。东华理工大学长江学院毕业设计（论文） 噪声分析 18 抑制反弹的另一办法是降低 PCB 端的分布电感量。由于电感会随导体的增长而增大，随导体宽度增长而减少，所以高速 DDR 电路接地回路应尽量

52、宽广，减少其接地端回路的电感量。尽量在 PCB 的顶层和底层大面积铺铜，这些措施对解决反弹都能起到积极有效的作用。 要抑制反弹还有一个比较简单的方法是选择合适的位置放置去耦电容，必要时可选用高频低阻抗电容，加上适当的去耦电容能有效地抑制电源和地线上的反弹噪声4。4.信号完整性中的时序分析在网络通讯领域,ATM 交换机、核心路由器、千兆以太网以及各种网关设备中,系统数据速率、时钟速率不断提高,相应处理器的工作频率也越来越高;数据、语音、图像的传输速度已经远远高于 500Mbps,数百兆乃至数吉的背板也越来越普遍.数字系统速度的提高意味着信号的升降时间尽可能短,由数字信号频率和边沿速率提高而产生的

53、一系列高速设计问题也变得越来越突出.当信号的互连延迟大于边沿信号翻转时间的 20%时,板上的信号导线就会呈现出传输线效应,这样的设计就成为高速设计.高速问题的出现给硬件设计带来了更大的挑战,有许多从逻辑角度看来正确的设计,如果在实际 PCB 设计中处理不当就会导致整个设计失败,这种情形在日益追求高速的网络通信领域更加明显.专家预测,在未来的硬件电路设计开销方面,逻辑功能设计的开销将大为缩减,而与高速设计相关的开销将占总开销的 80%甚至更多.高速问题已成为系统设计能否成功的重要因素之一. 因高速问题产生的信号过冲、下冲、反射、振铃、串扰等将严重影响系统的正常时序,系统时序余量的减少迫使人们关注

54、影响数字波形时序和质量的各种现象.由于速度的提高使时序变得苛刻时,无论事先对系统原理理解得多么透彻,任何忽略和简化都可能给系统带来严重的后果.在高速设计中,时序问题的影响更为关键,本章将专门讨论高速设计中的时序分析及其仿真策略8.东华理工大学长江学院毕业设计（论文） 时序分析194.1 公共时钟同步的时序分析在高速数字电路中,数据的传输一般都通过时钟对数据信号进行有序的收发控制.芯片只能按规定的时序发送和接收数据,过长的信号延迟或信号延时匹配不当都可能导致信号时序的违背和功能混乱.在低速系统中,互连延迟和振铃等现象都可忽略不计,因为在这种低速系统中信号有足够的时间达到稳定状态.但在高速系统中,

55、边沿速率加快、系统时钟速率上升,信号在器件之间的传输时间以及同步准备时间都缩短,传输线上的等效电容、电感也会对信号的数字转换产生延迟和畸变,再加上信号延时不匹配等因素,都会影响芯片的建立和保持时间,导致芯片无法正确收发数据、系统无法正常工作.图 11 数据由 DRIVER 发向 RECEIVER 的公共时钟同步工作示意图所谓公共时钟同步:是指在数据的传输过程中,总线上的驱动端和接收端共享同一个时钟源,在同一个时钟缓冲器(CLOCK BUFFER)发出同相时钟的作用下,完成数据的发送和接收.图 11 所示为一个典型的公共时钟同步数据收发工作示意图. 在图 11 中,晶振 CRYSTAL 产生输出

56、信号 CLK_IN 到达时钟分配器 CLOCK BUFFER,经 CLOCK BUFFER 分配缓冲后发出两路同相时钟,一路是 CLKB,用于DRIVER 的数据输出;另一路是 CLKA,用于采样锁存由 DRIVER 发往RECEIVER 的数据.时钟 CLKB 经 Tflt_CLKB 一段飞行时间(FLIGHT TIME)后到达 DRIVER,DRIVER 内部数据由 CLKB 锁存经过 TCO_DATA 时间后出现在DRIVER 的输出端口上,输出的数据然后再经过一段飞行时间 Tflt_DATA 到达RECEIVER 的输入端口;在 RECEIVER 的输入端口上,利用 CLOCK BUF

57、FER 产生的另一个时钟 CLKA(经过的延时就是 CLKA 时钟飞行时间,即 Tflt_CLKA)采东华理工大学长江学院毕业设计（论文） 时序分析20样锁存这批来自 DRIVER 的数据,从而完成 COMMON CLOCK 一个时钟周期的数据传送过程.以上过程表明,到达 RECEIVER 的数据是利用时钟下一个周期的上升沿采样的,据此可得到数据传送所应满足的两个必要条件:RECEIVER 输入端的数据一般都有所要求的建立时间 Tsetup,它表示数据有效必须先于时钟有效的最小时间值,数据信号到达输入端的时间应该足够早于时钟信号,由此可得出建立时间所满足的不等式;为了成功地将数据锁存到器件内部

58、,数据信号必须在接收芯片的输入端保持足够长时间有效以确保信号正确无误地被时钟采样锁存,这段时间称为保持时间,CLKA 的延时必须小于数据的无效时间(INVALID),由此可得出保持时间所满足的不等式.4.1.1 数据建立时间的时序分析由第一个条件可知,数据信号必须先于时钟 CLKA 到达接收端,才能正确地锁存数据.在公共时钟总线中,第一个时钟周期的作用是将数据锁存到 DRIVER的输出端,第二个时钟周期则将数据锁存到 RECEIVER 的内部,这意味着数据信号到达 RECEIVER 输入端的时间应该足够早于时钟信号 CLKA.为了满足这一条件,必须确定时钟和数据信号到达 RECEIVER 的延

59、时并保证满足接收端建立时间的要求,任何比需要的建立时间多出来的时间量即为建立时间时序余量Tmargin.在图 1 的时序图中,所有箭头线路表示数据信号和时钟信号在芯片内部或传输线上产生的延时,在下面的箭头线路表示从第一个时钟边沿有效至数据到达 RECEIVER 输入端的总延时,在上面的箭头线路表示接收时钟 CLKA 的总延时.从第一个时钟边沿有效至数据到达 RECEIVER 输入端的总延时为:TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA接收时钟 CLKA 下一个周期的总延时为:TCLKA_DELAY=TCYCLE+TCO_CLKA+Tflt

60、_CLKA要满足数据的建立时间则必须有:TCLKA_DELAY_MIN-TDATA_DELAY_MAX-Tsetup-Tmargin0展开并考虑时钟的抖动 Tjitter 等因素整理后得到:TCYCLE+(TCO_CLKA_MIN-TCO_CLKB_MAX)+(Tflt_CLKA_MIN-Tflt_CLKB_MAX)-TCO_DATA_MAX-Tflt_DATA_SETTLE_DELAY_MAX-东华理工大学长江学院毕业设计（论文） 时序分析21Tjitter-Tsetup-Tmargin0 (1) 式(1)中 TCYCLE 为时钟的一个时钟周期;第一个括号内是时钟芯片 CLOCK BUFFE