Xilinx+CPLD介绍

1、XilinxCPLD系列产品1.1简介XilinxCPLD 系列器件包括 XC9500 系列器件、CoolRunnerXPLA 和 CoolRunner-n 系歹 U 器件。XilinxCPLD 器件可使用 Foundation 或 ISE 开发软件进行开发设计，也可使用专门针对 CPLD 器件的Webpack 开发软件进行设计。1.1.1XC9500系歹UCPLD器件Xilinx 公司的 CPLD 器件被广泛地应用在通信系统、网络、计算机系统及控制系统等电子系统中。XC9500 系列 CPLD 器件的 tPD最快达 3.5ns,宏单元数达 288 个，可用门数达 6400 个，系统时钟可达到

2、200MHzoXC9500 系列器件采用快闪存储技术(FastFLASH),与 E2CMOS 工艺相比，功耗明显降低。XC9500 系列产品均符合 PCI 总线规范；含 JTAG 测试接口电路，具有可测试性；具有在系统可编程(InSystemProgrammable,ISP)能力。XC9500 系列器件分 XC95005V 器件、XC9500XL3.3V 器件和 XC9500XV2.5V 器件 3 种类型，XC9500 系列可提供从最简单的 PAL 综合设计到最先进的实时硬件现场升级的全套解决方案。 表 1-1表1-3 分别列出了 XC9500、XC9500XL 和 XC9500XV 系列器件

3、的基本特征。表 1-4表 1-6 则分别列出了XC9500、XC9500XL 和 XC9500XV 器件的封装和 I/O 引脚数。其中 fCNT代表 16 位计数器操作频率，fsys表示一般目标系统设计中生成多重功能块所需的内部操作频率。表1-1XC9500系列器件特征系列器件XC9536XC9572XC95108XC95144XC95216XC95288宏单元3672108144216288可用门数80016002400320048006400寄存器3672108144216288tPD/ns57.57.57.51015tSU/ns3.54.54.54.56.08.0tCO/ns4.04.5

4、4.54.56.08.01）tCNT/MHz1100125125125111.192.2tSYS/MHz（2）10083.383.383.366.756.6表1-2XC9500XL系列器件特征系列器件XC9536XLXC9572XLXC95144XLXC95288XL宏单元3672144288可用门数800160032006400寄存器3672144288续表系列器件XC9536XLXC9572XLXC95144XLXC95288XLtPD/ns5556tsu/ns3.73.73.74.0tCo/ns3.53.53.53.8tsYs/MHz178178178208表1-3XC9500XV系列器

5、件特征系列器件XC9536XVXC9572XVXC95144XVXC95288XV宏单元3672144288可用门数800160032006400寄存器3672144288tPD/ns5556tSU/ns3.53.53.54tCO/ns3.53.53.53.8tSYS/MHz222222222208输出扩展1124表1-4XC9500CPLD封装及I/O引脚数系列器件XC9536XC9572XC95108XC95144XC95216XC9528844脚VQFP3444脚PLCC343448脚CSP3484脚PLCC6969100脚TQFP728181100脚PQFP728181160脚PQFP

6、108133133208HQFP166168352脚BGA166192表1-5XC9500XLCPLD封装及I/O引脚数系列器件XC9536XVXC9572XVXC95144XVXC95288XV44脚PLCC343464脚VQFP52100脚TQFP7281144脚TQFP117117208脚TQFP7248脚CSP3638144脚CSP117256脚BGA192表1-6XC9500XVCPLD封装及I/O引脚数(不包括4个专用JTAG弓I脚)系列器件XC9536XLXC9572XLXC95144XLXC95288XL44脚PLCC343464脚VQFP3652100脚TQFP7281144

7、脚TQFP117117208脚TQFP16848脚CSP3638144脚CSP117256脚BGA192XC9500 系列产品采用第二代“支持 ISP”的引脚锁定结构，它拥有一个 54bit 输入函数块，使用户可以在进行多种改变的同时保持输出引脚固定。这个特点给设计带来了灵活性，如时钟完全受控。既可以对每个宏单元作输出使能反转，也可对个别的乘积项时钟作使能反转。XC9500XL 和 XC9500XV 器件为低电压、低功耗的 CPLD 器件，使用 XC9500XV 器件可以比XC9500 器件节省 75%的功率，同时成本也大大降低。低电压不仅具有最佳的系统性能，同时确保灵活性和布通率，可以很方便

8、地设计出工作频率近 200MHz 的快速同步 DRAM控制器以及与微处理器配合更紧密的接口。与 XC9500 相比，XC9500XL 和 XC9500XV 除具有速度优势外，性能也增强了许多。它增加了用于动态噪声控制的输入滞后功能，还增加了一条支持改进的互连测试的 JTAGQ 钳位指令。XC9500 系列器件主要有以下几个特点。(1)高密度：XC9500 系列器件内有 36288 个宏单元(每个宏单元内有一个寄存器)，8006400 个等效门，封装引脚 44352 个。(2)高性能：XC9500 系列器件所有信号都有相同的延时，而与其路径无关。其引脚到引脚的传输时间 tPD最快可达 3.5ns

9、,相应的计数器频率 fCNT可达 125MHz。XC9500XLCPLD 器件 tPD最快可达 4ns,相应的计数器频率 fCNT可达 200MHz。(3)系统内编程：所有 XC9500 系列器件均含有 JTAG 测试接口电路，具有 5V 或 3.3V 系统内编程(ISP)能力，且达到最小 1 万次编程/擦除次数。系统内编程通过边界扫描测试引脚进行。(4)快速闪存技术： 所有 XC9500 系列器件均采用先进的 CMOS0.35gFastFlash 技术， 比 E2CMOS工艺功耗明显降低。ec8 5V 和 3.3V 工作电压混合模式：XC9500 系列器件可在 5V 正常电压和 3.3V 的

10、低电压条件下安全工作。低电压器件 XC9500XLCPLD 具有比 XC9500CPLD 更高的性能，其输出电压为 3.3V 或 2.5V,其 I/O 引脚可接受 5V、3.3V 和 2.5V 的电压输入。这两种器件均可安全地工作在混合电压系统中。XC9500XLCPLD 器件的输出可作为 XC9500CPLD 器件的输入，而 XC9500CPLD 型器件的输出也可作为 XC9500XLCPLD 型器件的输入。(6)保密和抗干扰：XC9500 器件包含先进的数据保密特性，它可以完整保护编程数据不被非法读取和擦除。表 1-7 所示为 4 个不同的可用保密设置。写入保密位提供附加的保护，防止用户偶

11、然的摒除器件或重新编程。除保密特性外，XC9500CPLD 系列器件的每个 I/O 都有一个可编程输出摆率控制位，从而可减少系统噪声。表1-7数据保密选择读取保密写入保密 j默认设置默认读取允许编程/擦除允许读取禁止编程/擦除允许设置读取允许编程/擦除允许读取禁止编程/擦除允许(7)驱动负载能力强：XC9500CPLD 的每个输入/输出端口的负载电流可达 24mA,与Lattice 公司的 CPLD 相比，其负载能力更强，可直接驱动 LED 显示而无须附加驱动电路。(8)增强引脚锁定功能：XC9500 系列器件的结构特性注重系统内编程的要求，增强的引脚锁定功能可以避免重做昂贵的印制电路板。1.

12、1.2CoolRunner系歹UCPLD器件XilinxCoolRunner 系歹 UCPLD 器件分 CoolRunner-n 系歹 U 和 CoolRunnerXPLA3 系歹 U 器件。1999 年 8 月，Xilinx 收购了 Philips 的 CoolRunner 生产线并开始提供XPLA(eXtendenProgrammableLogicArray,加强型可编程逻辑阵列)系列器件，如表 1-8 所示。表1-8XPLA系列器件基本特性器件类型宏单元tPD/ns系统时钟/MHzI/O引脚数加强型XPLAXCR3032A(3V)XCR5032A(5V)326.011132(PLCC44

13、、VQFP44)XCR3064A(3V)XCR5064A(5V)647.510532(PLCC44、VQFP44)、64(BGA56、VQFP100)XCR3128A(3V)XCR5128A(5V)1287.59580(VQFP100)、96(TQFP128)XPLA2XCR3320A(3V)3207.5100112(TQFP160)、192(BGA256)XCR3960A(3V)9607.5100384(BGA492)XPLA3XCR3032XL32520032(VQFO44、CSP48)XCR3064XL64616732(VQFP44)、44(CSP56)、64(VQFP100)XCR31

14、28XL128616780(VQFP100)、104(CSP144、VQFP144)XCR3256XL2567.5133104(TQFP144)、160(208PQFT、280CSP)XCR3384XL3847.5133216(CSP280)XPLA 系列器件包括加强型器件、XPLA2 器件和 XPLA3 器件，其显著特点是高速度和低功耗，特别适合应用于手持、移动等功耗要求较低的设备，如 PDA、笔记本电脑、移动电话等。表 1-8列出了 XPLA 系列器件的基本特性。下面以 XPLA 器件为例，说明 XPLA 系列器件的主要特点。(1)高密度：器件含有 34382 个宏单元。(2)高性能：器件

15、所有信号都有相同的延时，与其路径无关。tpD最快可达 4ns。(3)低功耗：完整的 CMOS 结构，采用 FZP(FastZeroPower)技术，器件静态电流 100MA,正常工作时也比其他公司的 CPLD 小 50%67%。(4)总线友好 I/O:无须外接上拉电阻，3.3V 工作电压，可接受 5VI/O 信号。(5)在系统可编程：所有器件具有在系统可编程特性，可达 1 万次编程/擦除次数。(6)多时钟：多时钟资源使设计更方便。XilinxCoolRunnerTM-nCPLD 器件提供高运算速度，易于与 XC9500/XL/XV 系列 CPLD 联合使用。在单一 CPLD 里，消耗极低的功率

16、可实现 XPLA3TM系列多功能性。这一点意味着通过系统内可编程功能使得原来同一部分可被用作数据高速通信、计算系统以及使得便携式产品达到其领先技术水平。功率的低功耗和运算的高速度结合于同一器件中，使得运用更容易、花费更有效。已经获得 Xilinx 专利的 FZP(FastZeroPowerTM)结构提供固有的低功率性能，而不需要任何专门的设计措施。Clocking 技术和其他的能量节省特性延伸了用户的功率预算。目前，ISE4.1I、WebFITTER 和 ISEWebpack 均支持这一设计特性。表 1-9 给出了CoolRunner-nCPLD 系列器件的宏单元数和关键时间参数。表 1-10

17、 则详细描述了CoolRunner-nCPLD 系列器件的高级特性。而表 1-11 为 CoolRunner-nCPLD 包及提供相应的 I/O 数。表1-9CoolRunner-IICPLD系列器件参数系列器件XC2C32XC2C64XC2C128XC2C256XC2C384XC2C512宏单元3264128256384512最大I/O3364100184240270tPD/ns3.54.04.55.05.56.0tSU/ns1.72.02.12.22.32.4tCO/ns2.83.03.43.84.24.6tSYS/MHz333270263238217217表1-10CoolRunner-

18、IICPLD系列器件特性系列器件XC2C32XC2C64XC2C128XC2C256XC2C384XC2C512IEEE1532VVVVVVI/O扩展112244时钟分频VVVV时钟倍频VVVVVV数据门VVVVLVTTLVVVVVVLVCMOS33,25,18和1.5VI/OVVVVVVSSTL2-1VVVVSSTL3-1VVVVHSTL-1VVVV配置地VVVVVV四重数据安全_V_V_V_V_V_V_开漏输出VVVVVV热插拔VVVVVV表1-11CoolRunner-IICPLD包及相应的I/O数系列器件XC2C32XC2C64XC2C128XC2C256XC2C384XC2C512P

19、C443333VQ443333CP563345VQ100648080CP132100106TQ144100118118PQ208173173173FT256184212212FG3242402701.2XC9500 系歹 U 器件的结构XC9500 系列器件(XC9500、XC9500XL、XC9500XV)在结构上基本相同，如图 1-1 所示。图1-1XC9500系列结构每个 XC9500 器件是由一个多功能块 FB(FunctionBlock)和输入/输出块 IOB 组成，并有一个开关矩阵 FastCONNECT 完全互连的子系统。每个 FB 提供具有 36 个输入和 18 个输出的可编程

20、逻辑；IOB 则提供器件输入和输出的缓冲；FastCONNECT 开关矩阵将所有输入ITAJCDJTAGJAG口（u|麻制器I,-0I/OT/0I/OI/OI/OI/OI/OI/O/GCKI/O/GSRI/O/GTS工美一HW一升关矩阵在系统叫驹程控制器功能块I宏单元118信号及 FB 的输出连到 FB 的输入端。对于每个 FB,有 1218 个输出（取决于封装的引脚数）及相关的输出使能信号直接驱动 IOB。在图 1-1 中，功能块输出线中的粗线直接驱动 IOB。1.功能块如图 1-2 所示，每个功能块 FB 由 18 个独立的宏单元组成，每个宏单元可实现一个组合电路或寄存器的功能。FB 除接

21、收来自 FastCONNECT 的输入外，还接收全局时钟、输出使能FB 的逻辑是利用一个积之和的表达式（即与或阵列）来实现的。36 个输入连同其互补信号共 72 个信号（对 XC9500XL 器件来说是 54 个输入连同其互补信号共 108 个信号）在可编程与阵列中可形成 90 个乘积项。乘积项分配器则将这 90 个乘积项的任何数目分配到每个宏单元。每个 FB 支持局部反馈通道，它允许任何数目的 FB 输出驱动到它本身的可编程与阵列，而不是输出到 FB 的外部。这一特性便于实现非常快速的计数器或状态机功能，因为所有的状态寄存器都在同一个 FB 之内。2,宏单元XC9500 器件的每个宏单元（M

22、acrocell）可以单独配置成组合或寄存的功能，宏单元和相应的 FB逻辑如图 1-3 所示。与阵列中的 5 个直接乘积项用作原始的数据输入。用 OR 或 XOR 门来实现组合功能，它们也可用作时钟、复位/置位和输出使能的控制输入。乘积项分配器的功能与每个宏单元如何选择利用这 5 个直接乘积项有关。宏单元的寄存器可以配置成 D 触发器或 T 触发器，也可以被旁路（即该寄存器被忽略）：从而使宏单元只作为组合逻辑使用。每个寄存器均支持非同步的复位与置位，在加电期间，所有的用户寄存器0）。置位/驻位时钟图1-2XC9500系列功能模块都被初始化为用户定义的预加载状态（默认值为来向于其他它甲元的附加乘

23、积顼图1-3XC9500功能模块内的宏所有的全局控制信号，包括时钟、复位/置位和输出使能信号对每个单独的宏单元都是有效的。如图 1-4 所示，宏单元寄存器的时钟来源于三个全局时钟的任意一个或乘积项时钟。GCK 及/前 1 可以在器件内直接使用。GSR 输入被提供用来允许置位用户寄存器到用户定义的状态。全如置f：门妞位/0/GCKIK企岛时神LI/O/GCK3g图1-4宏单元时钟和复位/置位性能全局余局践位应位时钟来白于其他宏单元的附加乘阻项口仃G匚）乘积劭时钟/CMi(K2.O-全同时钟工全局时钟3乘枳项置位乘租项输出使能FastCONN ：.CTU的开关矩阵QUT一 丁。 输入TOEJ输出地

24、乘黑项时钟乘枳顷复位宏单元jrr.乘积项分配器乘积项分配器 PT(ProductTerm)如，所有 5 个直接项可以驱动 OR 函数乘积项分配器可以重新分配 FB 内其他的乘积项来增加宏单元的逻辑能力，它允许超过5 个直接乘积项，这就要求附加乘积项的任何宏单元可以存取 FB 内其他宏单元中独立的乘积项。每个宏单元可最多有 15 个乘积项，此时将增加一个小的延时 tpTA,如图 1-6 所示。乘枳项分配器控制 5 个直接的乘积项如何分配到每个指定单元，例,如图 1-5 所示。-D-D-D-D-4D居图使用直接乘积项的宏单元逻辑乘和顼分配器_密单元乘机项逻辑DDDDDDDDDD乘积顷分配瑞DDDD

25、D图1-6具有15个乘积项的乘积项分配器斗二左行15个乘和项的乘租项分配器乘积项分配器也可以重新分配 FB 内来自任何宏单元的乘积项，将部分积之和组合到数个宏单元，如图 1-7 所示。在这个例子中，增加的延时仅为 2tPTA,对任何宏单元所有的 90个乘积项是有效的，最大的附加延时为&PTA。图 1-8 所示为乘积项分配器的内部逻辑。乘租项.FastCONNECT 开关矩阵FastCONNECT 开关矩阵连接信号到 FB 的输入端，如图 1-9 所示。所有 IOB（对应于用户输入引脚）和所有 FB 的输出驱动 FastCONNECT 开关矩阵。开关矩阵的所有输出都可以通过编程选择以驱动

26、 FB,每个 FB 则最多可接收 36 个来自开关矩阵的输入信号。所有从开DDDDD带有2个乘程顼的宏单元逆轼DDDDD000DDDDDDD图1-7超过多个宏单元的乘积项分配器乘积项分配留乘积项带IE个乘制顼的宏单元道辑关矩阵到 FB 的信号延时是相同的。来自上一段宏单元给上一级宏单元全局科位，复位一4全局置位/复位一j乘根项输出使能来自下一级宏单元给下一级定单元5.输入/输出块输入/输出块（IOB）提供内部逻辑电路到用户I/O 引脚之间的接口。每个 IOB 包括一个r-EHQ-O维权项分配相乘积项先位乘积圆虹位全局时钟乘积项叼加图1-8乘积项分配器逻辑图1-9FastCONNECT开关矩阵J

27、/0图1-10输入/输出块和输出使能性能输入缓冲器兼容标准 5VCMOS、5VTTL 和 3.3V 信号电平。输入缓冲器利用内部 5V 电源（VCCNT）确保输入门限为常数，不随 VCCIO电压改变。如图 1-10 所示，输出使能信号由输出使能数据选择器提供，它可由以下 4 个选项之一产生：（1）来自宏单元的乘积项信号 PTOE;（2）全局输出使能信号（全局 OE1OE4）中的任意一个；（3）高电平 1;（4）低电平 0。图 1-10 的结构图中只有一个输出使能信号，它对应的是宏单元数小于 144 个的器件；当器件的宏单元数达到 144 个时应有两个输出使能信号；当宏单元数大于等于 180 个

28、时则有 4 个输出使能信号。每个输出有独立的输出摆率控制。输出沿的摆率可以通过编程变慢来减少系统噪声，而附加一个时间延时 tSLEW，如图 1-11 所示。每个 IOB 提供用户编程引脚，允许将器件 I/O 引脚配置为附加的接地引脚。把关键处设置的编程接地引脚与外部的地连接，可以减少由大量瞬时转换输出产生的系统噪声。输入缓冲器、输出驱动器，输出使能数据选择器和用户可编程接地控制，如图1-10 所示。宏单元（在与阵列中取反）R租项输出使熊I/O.GTSI使傕用于XC452I6和XC953居的其他宏单元输入/输出块用户 5编程接地T金局输出使能1摆率控;削始asiCONNECI一开美矩阵上拉PTO

29、E全局输出使能？全局输出使能a全局输:H帔能4|/WjTS3E3I/O.GTS4I/O/GTS2控制上拉电阻（典型值为 10k）接到每个器件的 I/O 弓 I 脚，用来防止器件在正常工作时引脚出现悬浮情况。在器件编程模式和系统加电期间这个电阻是有效的，擦除器件时它也是有效的。在正常运行器件时这个电阻将无效。输出驱动器具有支持 24mA 输出驱动的能力，在器件中的所有输出驱动器可以配置为 5VTTL 电平或 3.3V 电平，连接器件的输出电源 VCCIO为 5V 或 3.3V 的电源。图 1-12 所示为图1-12XC9500器件模式椀洀攀猀一攀眀刀漀洀愀渀.持续性所有 XC9500CPLD 提

30、供在系统内编程，最小编程/擦除次数达 10000 次。每个器件在这个极限内能满足所有的功能、性能和数据存储的技术规定。椀洀攀猀一攀眀刀漀洀愀渀.低功耗模式所有 XC9500 器件提供对单个宏单元或横跨所有宏单元的低功率模式， 这个特性可使器件功率显著减少。每个单个宏单元可以被用户编程为低功耗模式，这种应用使关键的部件可以保持为标准的功率模式，而其他部件可以编程为低功率运行，以便减少整个功耗。编程为低功率模式的宏单元在引脚到引脚的组合延时和寄存器的建立时间插入附加的延时 tLP,乘积项时钟到输出和乘积项输出使能延时不受宏单元功率时钟的影响。椀洀攀猀一攀眀刀漀洀愀渀.加电特性XC9500 器件在所

31、有的运行条件下具有良好的性能。在加电期间，每个 XC9500 器件采用内部电路保持器件在静止状态，直到电源电压 VCCINT保持在安全电平（近似 3.8V）。在此时间内，所有器件引脚和 JTAG 引脚被禁用，所有器件输出用 IOB 上拉电阻使能禁止。XC9500 器件如何在仅有单电源5V 系统或混合电源 3.3V/5V图1-11输出摆率5VTTL的系统中使当电源电压达到安全电平时，所有用户寄存器开始初始化（一般在 100 的内），器件立即正常工作。在混合的 3.3V/5V 系统中，加电程序的任何时间 VCCINTVCCIO。如果器件在擦除状态（任何用户模式编程之前），器件输出用 IOB 上拉电

32、阻禁止，而使能 JTAG 弓|脚，允许器件在任何时间被编程。编程完毕后，器件处于正常工作状态。器件的输入和输出被使能，JTAG 引脚同时也被使能，以允许在任何时间擦除器件或进行边界扫描测试。1.3CoolRunner 系歹 UCPLD 器件的结构下面以 XPLA3 器件为例说明 XPLA 系列器件的结构。如图 1-13 所示，XPLA3 器件由零功率互连阵列（Zero-powerInterconnectArray,ZIA）连接起来的逻辑块构成。每个逻辑块含 16 个宏单元及来自ZIA 的 36 个输入。图 1-13 所示的结构与其他公司的 CPLD 器件大致相同， XPLA3 器件与其他类型

33、CPLD 不同的是每个逻辑块内的逻辑分配及这些逻辑块的实现技术。下面对 XPLA3 器件的构成逐一进行介绍。图1-13XilinxXPLA3CPLD结构1.逻辑块如图 1-14 所示，每个逻辑块包含一个 PLA 阵列，产生控制项、时钟项和逻辑单元。PLA 阵列中共有 36 对来自互连阵列 ZIA 的互补（信号及其取非信号）输入，供给 48 个乘积项。在 48 个乘积项中有 8 个乘积项（PT0:7）连至本地控制项（LCT0:7）,它们被用做控制输入，作为每个宏单元的异步时钟、复位、置位和输出使能信号，其余的乘积项则分别作为宏单元的一个独立输入端。反阴与平门逻辑块中有 8 个适合于适配和锁定引脚

34、的折叠反馈(FoldBack)NAND 乘积项(PT8:15)。FoldBackNAND 的结构如图 1-15 所示，输出信号可用下式表达：宏单元逻辑=PTI+PT2+PT3+PT4(A+B+C)图1-15FoldBackNAND结构逻辑块结构中有 16 个乘积项(PT16:31)通过可编程或门连至可变函数复用器(VariableFunctionMultiplexer,VFM)。VFM 的结构如图 1-16 所示，它实现了任意二输入逻辑函数送至宏单元，从而使逻辑优化更容易。ZIA3636X48给本地控制项(LCTO)给本地控制项(LCT71给迪用控制项ECT囹用“PiAW而L而Ll.OLI.0

35、L6上IA-ZIA定单元I图1-14XilinxXPLA3功能块结构(PrO,47J)|AA|B&|C每个宏单元支持组合逻辑输入、时序逻辑输入、预置和复位，可配置为发器或锁存器。如果一个宏单元需要更多乘积项，它只需要从D 触发器、T 触PLA 阵列中取得所需的乘积项。2,宏单元图 1-17 所示为 XPLA3 器件的宏单元结构。每个宏单元均可在上电时复位或置位，且可配置成 D 触发器、T 触发器、锁存器或实现组合逻辑功能。每个触发器的时钟均可来自 8 个时钟源之一， 这8个时钟源包括2个全局时钟、 1个通用日钟、 1个乘积项时钟和4个本地控制项CT4:7。其中 2 个全局同步时钟直接由

36、 4 个外部时钟引脚驱动，时钟输入信号 CT4:7能被单独配置成逻辑块中36 个信号的乘积项或和项，每个宏单元寄存器可配置为上电时置位或复位。图1-17XPLA3宏单元结构宏单元中有两个到 ZIA 的反馈路径：一个来自宏单元，另一个来自 I/O 引脚。当 I/O 引脚被用做输出引脚时，输出缓冲被使能，且宏单元反馈路径将宏单元逻辑反馈回 ZIA;当 I/O引脚被用做输入引脚时，输出缓冲为三态输出，且输入信号能通过 I/O 反馈路径反馈回 ZIA。丁。给赳什电路却寄存器输入图1-16可变功能复用器.输入/输出单元如图 1-18 所示，输出使能 OE(OutputEnable)复用器有 8 种可能模式。模式 7 为弱上拉模式