基于FPGA与PC串口自收发通信-Verilog

1、FPGA与PC串口自收发通信实现的功能如题，就是FPGA里实现从PC接收数据，然后把接收到的数据发回去。使用的是串口UART协议进行收发数据。上位机用的是通用的串口调试助手。发送数据的波特率可选9600bps,19200bps,38400bps,57600bps,115200bps等，是可调的。发送格式为：1bit起始位，8bit数据，1bit停止位，无校验位。以下的代码有比较详细的注释，经过下载验证，存在误码率（<5%），仅供学习！代码如下：（顶层模块）：module my_uart_top(clk,rst_n,rs232_rx,rs232_tx);input clk;/ 50MHz主

2、时钟input rst_n;/低电平复位信号input rs232_rx;/ RS232接收数据信号output rs232_tx;/RS232发送数据信号wire bps_start;/接收到数据后，波特率时钟启动信号置位wire clk_bps;/ clk_bps的高电平为接收或者发送数据位的中间采样点 wire7:0 rx_data;/接收数据寄存器，保存直至下一个数据来到wire rx_int;/接收数据中断信号,接收到数据期间始终为高电平/-speed_selectspeed_select(.clk(clk),/波特率选择模块，接收和发送模块复用，不支持全双工通信.rst_n(rst

3、_n),.bps_start(bps_start),.clk_bps(clk_bps);my_uart_rxmy_uart_rx(.clk(clk),/接收数据模块.rst_n(rst_n),.rs232_rx(rs232_rx),.clk_bps(clk_bps),.bps_start(bps_start),.rx_data(rx_data),.rx_int(rx_int);my_uart_txmy_uart_tx(.clk(clk),/发送数据模块.rst_n(rst_n),.clk_bps(clk_bps),.rx_data(rx_data),.rx_int(rx_int),.rs232

4、_tx(rs232_tx),.bps_start(bps_start);endmodulemodule speed_select(clk,rst_n,bps_start,clk_bps);input clk;/ 50MHz主时钟input rst_n;/低电平复位信号input bps_start;/接收到数据后，波特率时钟启动信号置位output clk_bps;/ clk_bps的高电平为接收或者发送数据位的中间采样点 parameter bps9600 = 5207,/波特率为9600bpsbps19200 = 2603,/波特率为19200bpsbps38400 = 1301,/波特率

5、为38400bpsbps57600 = 867,/波特率为57600bpsbps115200= 433;/波特率为115200bpsparameter bps9600_2 = 2603,bps19200_2= 1301,bps38400_2= 650,bps57600_2= 433,bps115200_2 = 216;reg12:0 bps_para;/分频计数最大值reg12:0 bps_para_2;/分频计数的一半reg12:0 cnt;/分频计数reg clk_bps_r;/波特率时钟寄存器/-reg2:0 uart_ctrl;/ uart波特率选择寄存器/-always (posed

6、ge clk or negedge rst_n) beginif(!rst_n) begin uart_ctrl <= 3'd0;/默认波特率为9600bpsendelse begincase (uart_ctrl)/波特率设置3'd0:beginbps_para <= bps9600;bps_para_2 <= bps9600_2;end3'd1:beginbps_para <= bps19200;bps_para_2 <= bps19200_2;end3'd2:beginbps_para <= bps38400;bps_p

7、ara_2 <= bps38400_2;end3'd3:beginbps_para <= bps57600;bps_para_2 <= bps57600_2;end3'd4:beginbps_para <= bps115200;bps_para_2 <= bps115200_2;enddefault: ;endcaseendendalways (posedge clk or negedge rst_n)if(!rst_n) cnt <= 13'd0;else if(cnt<bps_para && bps_star

8、t) cnt <= cnt+1'b1;/波特率时钟计数启动else cnt <= 13'd0;always (posedge clk or negedge rst_n)if(!rst_n) clk_bps_r <= 1'b0;else if(cnt=bps_para_2 && bps_start) clk_bps_r <= 1'b1;/ clk_bps_r高电平为接收或者发送数据位的中间采样点 else clk_bps_r <= 1'b0;assign clk_bps = clk_bps_r;endmodul

9、emodule my_uart_rx(clk,rst_n,rs232_rx,clk_bps,bps_start,rx_data,rx_int);input clk;/ 50MHz主时钟input rst_n;/低电平复位信号input rs232_rx;/ RS232接收数据信号input clk_bps;/ clk_bps的高电平为接收或者发送数据位的中间采样点output bps_start;/接收到数据后，波特率时钟启动信号置位output7:0 rx_data;/接收数据寄存器，保存直至下一个数据来到 output rx_int;/接收数据中断信号,接收到数据期间始终为高电平/-reg

10、 rs232_rx0,rs232_rx1,rs232_rx2;/接收数据寄存器，滤波用wire neg_rs232_rx;/表示数据线接收到下降沿always (posedge clk or negedge rst_n) beginif(!rst_n) beginrs232_rx0 <= 1'b1;rs232_rx1 <= 1'b1;rs232_rx2 <= 1'b1;endelse beginrs232_rx0 <= rs232_rx;rs232_rx1 <= rs232_rx0;rs232_rx2 <= rs232_rx1;end

11、endassign neg_rs232_rx = rs232_rx2 & rs232_rx1;/接收到下降沿后neg_rs232_rx置高一个时钟周期/-reg bps_start_r;reg3:0num;/移位次数reg rx_int;/接收数据中断信号,接收到数据期间始终为高电平always (posedge clk or negedge rst_n) beginif(!rst_n) beginbps_start_r <= 1'bz;rx_int <= 1'b0;endelse if(neg_rs232_rx) beginbps_start_r <

12、= 1'b1;/启动接收数据 rx_int <= 1'b1;/接收数据中断信号使能endelse if(num=4'd12) beginbps_start_r <= 1'bz;/数据接收完毕rx_int <= 1'b0;/接收数据中断信号关闭endend assign bps_start = bps_start_r;/-reg7:0 rx_data_r;/接收数据寄存器，保存直至下一个数据来到/-reg7:0rx_temp_data;/但前接收数据寄存器reg rx_data_shift;/数据移位标志always (posedge c

13、lk or negedge rst_n) beginif(!rst_n) beginrx_data_shift <= 1'b0;rx_temp_data <= 8'd0;num <= 4'd0;rx_data_r <= 8'd0;endelse if(rx_int) begin/接收数据处理if(clk_bps) begin/读取并保存数据,接收数据为一个起始位，8bit数据，一个结束位rx_data_shift <= 1'b1;num <= num+1'b1;if(num<=4'd8) rx_t

14、emp_data7 <= rs232_rx;/锁存9bit（1bit起始位，8bit数据）endelse if(rx_data_shift) begin/数据移位处理rx_data_shift <= 1'b0;if(num<=4'd8) rx_temp_data <= rx_temp_data >> 1'b1;/移位8次，第1bit起始位移除，剩下8bit正好时接收数据else if(num=4'd12) beginnum <= 4'd0;/接收到STOP位后结束,num清零rx_data_r <= rx_

15、temp_data;/把数据锁存到数据寄存器rx_data中endendendendassign rx_data = rx_data_r;endmodulemodule my_uart_tx(clk,rst_n,clk_bps,rx_data,rx_int,rs232_tx,bps_start);input clk;/ 50MHz主时钟input rst_n;/低电平复位信号input clk_bps;/ clk_bps的高电平为接收或者发送数据位的中间采样点input7:0 rx_data;/接收数据寄存器input rx_int;/接收数据中断信号,接收到数据期间始终为高电平,在次利用它的

16、下降沿来启动发送数据output rs232_tx;/ RS232发送数据信号output bps_start;/接收或者要发送数据，波特率时钟启动信号置位/-reg rx_int0,rx_int1,rx_int2;/rx_int信号寄存器，捕捉下降沿滤波用wire neg_rx_int;/ rx_int下降沿标志位always (posedge clk or negedge rst_n) beginif(!rst_n) beginrx_int0 <= 1'b0;rx_int1 <= 1'b0;rx_int2 <= 1'b0;endelse begin

17、rx_int0 <= rx_int;rx_int1 <= rx_int0;rx_int2 <= rx_int1;endendassign neg_rx_int =rx_int1 & rx_int2;/捕捉到下降沿后，neg_rx_int拉地保持一个主时钟周期/-reg7:0 tx_data;/待发送数据的寄存器/-reg bps_start_r;reg tx_en;/发送数据使能信号，高有效reg3:0 num;always (posedge clk or negedge rst_n) beginif(!rst_n) beginbps_start_r <= 1&

18、#39;bz;tx_en <= 1'b0;tx_data <= 8'd0;endelse if(neg_rx_int) begin/接收数据完毕，准备把接收到的数据发回去bps_start_r <= 1'b1;tx_data <= rx_data;/把接收到的数据存入发送数据寄存器tx_en <= 1'b1;/进入发送数据状态中endelse if(num=4'd11) begin/数据发送完成，复位bps_start_r <= 1'bz;tx_en <= 1'b0;endendassign bps_start = bps_start_r;/-reg rs232_tx_r;always (posedge clk or negedge rst_n) beginif(!rst_n) beginnum <= 4'd0;rs232_tx_r <= 1'b1;endelse if(tx_