重庆邮电大学2012级集成电路工程类工程能力培养课程

1、重庆邮电大学2012级集成电路工程类工程能力培养课程一、工程能力培养课程目的与要求  1、全面掌握半导体集成电路、集成电路工艺原理与模拟集成电路设计原理、数字集成电路设计原理、微电子器件、半导体物理等课程的内容，加深对集成电路设计、器件设计及其制造工艺的理解，学会利用专业理论知识，实现定制集成电路设计。 2、在集成电路方面，学会利用Cadence软件完成给定功能的集成电路原理设计与特性模拟，按版图规则完成版图设计，并确定相应的制造工艺流程；掌握版图布局规划、单元设计和布线规划的知识。 3、在工艺器件方面，学会利用集成电路工艺和器件技术的计算机辅助设计软件

2、（Silvaco-TCAD）对器件的设计与分析，并确定相应的制造工艺流程及相应参数的测试。4、培养学生独立分析和设计的在综合实践能力。 5、培养学生的创新意识、严肃认真的治学态度和求真务实的工作作风。二、授课方式学生自己选择题目与方案，开放式教学；学生可在指定的开放实验室独立完成，也可用自己的电脑在图书馆/教室/实验基地等地方独立完成。完成时间：第3周一（2015年09月21日）至第16周周五（2015年12月25日）。每个实验室具体开放时段：（1）集成电路设计实验室（1221）：周1周5开放时间为8：3012：45、14：3017：30、19：0021：00 周六与周日开放时间为：

3、9：0012：45、14：0017：00（2）微电子工艺实验室（1001）：考虑到设备运行效率，可参考往年经验，按9：0012:00、12:0015:00、15:0018:00划分时段，每天可运行12学时。（3）集成电路测试实验室（1225）：周1周5开放时间为8：3012：45、14：3017：30、19：0021：00 周六与周日开放时间为：9：0012：45、14：0017：00三、工程能力培养课程任务要求  每人从下列题目中选择一个，按题目要求，独立完成任务，并撰写总结报告（如有2份及以上报告雷同，则视为抄袭且都不通过）。集成电路设计类要求根据给定集成电路的功能要求

4、，确定设计方法和电路基本单元类型，完成电路原理设计，模拟分析电路特性，根据版图规则完成光刻版图设计，确定工艺流程，完成版图参数提取与LVS分析。 工艺要求采用0.5µm CMOS工艺 或 0.18µm CMOS工艺。其中，仿真工具采用Cadence的Spectre工具，版图采用Cadence绘制。工艺器件了要求根据器件的性能要求，确定器件的基本结构，完成器件各工序参数，绘制器件版图；通过微电子中心工艺实验室制作并完成参数测试分析。1、 译码器设计 1) 依据3-8译码器的真值表，给出译码器的电路图，完成译码器由电路图到晶体管级的转化（

5、需提出至少2种方案）；2) 绘制原理图,完成电路特性模拟； 3) 遵循设计规则完成译码器晶体管级电路图的版图，流程如下： 4) 版图布局规划基本单元绘制功能块的绘制布线规划-总体版图； 5) 版图检查与验证（DRC检查）；6) 针对自己画的版图，给出实现该电路的工艺流程图。 2、 数据选择器（MUX）设计 1) 依据数据选择器的真值表，给出八选一MUX电路图，完成由电路图到晶体管级的转化（需提出至少2种方案）；2) 绘制原理图,完成电路特性模拟； 3)&#

6、160;遵循设计规则完成晶体管级电路图的版图，流程如下： 版图布局规划基本单元绘制功能块的绘制布线规划-总体版图；4) 版图检查与验证（DRC检查）； 5) 针对自己画的版图，给出实现该电路的工艺流程图。 3、 数据分配器（DeMUX）设计 1) 依据数据分配器的真值表，给出一分八DeMUX电路图，完成由电路图到晶体管级的转化（需提出至少2种方案）；2) 绘制原理图,完成电路特性模拟； 3) 遵循设计规则完成晶体管级电路图的版图，流程如下： 版图布局规划基本单元绘制功能块的绘

7、制布线规划-总体版图；4) 版图检查与验证（DRC检查）； 5) 针对自己画的版图，给出实现该电路的工艺流程图。 4、 奇偶校验器设计 1) 设计一个4位奇偶校验器（4位输入中有奇数个1时输出1，偶数个1时输出0），给出电路图，完成由电路图到晶体管级的转化（需提出至少2种方案）； 2) 绘制原理图，完成电路特性模拟； 3) 遵循设计规则完成晶体管级电路图的版图，流程如下： 版图布局规划基本单元绘制功能块的绘制布线规划-总体版图； 4) 版图检查与验证（DR

8、C检查）； 5) 针对自己画的版图，给出实现该电路的工艺流程图。 5、 D触发器设计 1) 依据上升沿敏感的D触发器时序要求，给出电路图，完成D触发器由电路图到晶体管级的转化（需提出至少2种方案）；2) 绘制原理图，完成电路特性模拟； 3) 遵循设计规则完成晶体管级电路图的版图，流程如下： 版图布局规划基本单元绘制功能块的绘制布线规划-总体版图； 4) 版图检查与验证（DRC检查）； 5) 针对自己画的版图，给出实现该电路的工艺流程图。 

9、0;6、 高电平灵敏D锁存器设计 1） 依据高电平灵敏的D锁存器时序要求，给出电路图，完成D触发器由电路图到晶体管级的转化（需提出至少2种方案）； 2）绘制原理图，完成电路特性模拟； 3）遵循设计规则完成晶体管级电路图的版图，流程如下： 版图布局规划基本单元绘制功能块的绘制布线规划-总体版图； 4）版图检查与验证（DRC检查）； 5）针对自己画的版图，给出实现该电路的工艺流程图。  7、 低电平灵敏D锁存器设计 1） 依据高电平灵敏的D锁存器时序要求，给出电路图，完

10、成D触发器由电路图到晶体管级的转化（需提出至少2种方案）； 2）绘制原理图，完成电路特性模拟；3）遵循设计规则完成D触发器晶体管级电路图的版图，流程如下： 版图布局规划基本单元绘制功能块的绘制布线规划-总体版图； 4）版图检查与验证（DRC检查）； 5）针对自己画的版图，给出实现该电路的工艺流程图。8、16位高速或低功耗加法器1）设计一个高速的16位加法器，运算时间小于1ns。2）设计一个低电压、低功耗额的16位加法器，电路工作在1V以下。要求比较各种加法器的优劣，运用spectre估计功耗，并通过版图设计验证。要求： 1） 依据高电平灵敏的的

11、16位加法器要求，给出电路图，完成的16位加法器由电路图到晶体管级的转化； 2）绘制原理图,完成电路特性模拟；3）遵循设计规则完成的16位加法器晶体管级电路图的版图，流程如下： 版图布局规划基本单元绘制功能块的绘制布线规划-总体版图； 4）版图检查与验证（DRC检查）； 5）针对自己画的版图，给出实现该电路的工艺流程图。9、高速的流水结构的8×8乘法项目描述：设计一个高速的流水结构的8×8乘法器，运算时间小于1ns。运用spectre估计时延，并通过版图设计验证。要求：1） 依据高电平灵敏的的8×8乘法器要求，给出

12、电路图，完成的8×8乘法器由电路图到晶体管级的转化； 2）绘制原理图,完成电路特性模拟；3）遵循设计规则完成的8×8乘法器晶体管级电路图的版图，流程如下： 版图布局规划基本单元绘制功能块的绘制布线规划-总体版图； 4）版图检查与验证（DRC检查）； 5）针对自己画的版图，给出实现该电路的工艺流程图。10、高性能低压差漏失电压电压调整器（Low dropout regulator, LDO）1) 要求设计一种漏失电压<0.2V、最大负载电流为100mA、线性调整率<1mV/V；2) 由LDO的参考电压由带隙基准提供，要求设计

13、一种高PSRR的二阶带隙基准；3）绘制原理图,完成电路特性模拟；4）遵循设计规则完成的LDO（包括带隙基准）晶体管级电路图的版图，流程如下： 版图布局规划基本单元绘制功能块的绘制布线规划-总体版图； 5）版图检查与验证（DRC检查）； 6）针对自己画的版图，给出实现该电路的工艺流程图。11、曲率补偿的高阶带隙基准1）要求温度系数<5ppm，低频电源抑制比PSRR达到-80dB左右2）绘制原理图,完成电路特性模拟；3）遵循设计规则完成的曲率补偿的高阶带隙基准晶体管级电路图的版图，流程如下： 版图布局规划基本单元绘制功能块的绘制布线规划-总体版图；&#

14、160;4）版图检查与验证（DRC检查）； 5）针对自己画的版图，给出实现该电路的工艺流程图。12、一阶无电阻带隙基准1）要求温度系数<20ppm，低频电源抑制比PSRR达到-40dB左右2）绘制原理图,完成电路特性模拟；3）遵循设计规则完成的曲率补偿的高阶带隙基准晶体管级电路图的版图，流程如下： 版图布局规划基本单元绘制功能块的绘制布线规划-总体版图； 4）版图检查与验证（DRC检查）； 5）针对自己画的版图，给出实现该电路的工艺流程图。13、宽输入恒跨导轨对轨运送放大器1）要求在单电源3V下，静态输入电压为1.2V，静态输出电压为1.5V，电路

15、总功耗为293.1uw，开环增益为82.54dB，单位增益带宽为17.79MHz，相位裕度为62.3度，跨导变化率为8.67%。2）绘制原理图,完成电路特性模拟；3）遵循设计规则完成的多级CMOS跨导运算放大器晶体管级电路图的版图，流程如下： 版图布局规划基本单元绘制功能块的绘制布线规划-总体版图； 4）版图检查与验证（DRC检查）； 5）针对自己画的版图，给出实现该电路的工艺流程图。14、LC压控振荡器1）要求在1.8V电源电压条件下，中心频率为1.34GHz，频率范围为1.16GHz1.52GHz，输出幅度为638mV，相位噪声在100kHz频率偏移下为-96

16、.89dBc，在1MHz频率偏移下为-123.3dBc。2）绘制原理图,完成电路特性模拟；3）遵循设计规则完成的多级CMOS跨导运算放大器晶体管级电路图的版图，流程如下： 版图布局规划基本单元绘制功能块的绘制布线规划-总体版图； 4）版图检查与验证（DRC检查）； 5）针对自己画的版图，给出实现该电路的工艺流程图。15、COMS锯齿波振荡器1）要求在电源电压为4V及27温度条件下，锯齿波振荡器的输出信号振荡频率约为262kHz。2）当电源电压和电容为保持不变，温度在070变化时，锯齿波振荡器的输出信号振荡频率偏差要求控制在±1以下。3）绘制原理图,完成电

17、路特性模拟；4）遵循设计规则完成的多级CMOS跨导运算放大器晶体管级电路图的版图，流程如下： 版图布局规划基本单元绘制功能块的绘制布线规划-总体版图； 5）版图检查与验证（DRC检查）； 6）针对自己画的版图，给出实现该电路的工艺流程图。16、多级CMOS跨导运算放大器1）要求低频增益约为100dB，GBW>10MHz, PM>45º2）绘制原理图,完成电路特性模拟；3）遵循设计规则完成的多级CMOS跨导运算放大器晶体管级电路图的版图，流程如下： 版图布局规划基本单元绘制功能块的绘制布线规划-总体版图； 4）版图检查与验证

18、（DRC检查）； 5）针对自己画的版图，给出实现该电路的工艺流程图。17、过温保护电路1）电源电压2.55.5V及27温度时，整体静态电流<10µA2) 升温翻转温度为（160±5）， 降温翻转文度为140±5）3）绘制原理图,完成电路特性模拟；4）遵循设计规则完成的多级CMOS跨导运算放大器晶体管级电路图的版图，流程如下： 版图布局规划基本单元绘制功能块的绘制布线规划-总体版图； 5）版图检查与验证（DRC检查）； 6）针对自己画的版图，给出实现该电路的工艺流程图。18、CMOS三阶有源低通滤波器1）采用0.18&#

19、181;m CMOS工艺，输入输出直流电平为0.9V，电源电压为1.8V，单端输入信号摆幅为50Mv，二倍衰减9dB， LPF带宽为20MHz。2）绘制原理图,完成电路特性模拟；3）遵循设计规则完成的多级CMOS跨导运算放大器晶体管级电路图的版图，流程如下： 版图布局规划基本单元绘制功能块的绘制布线规划-总体版图； 4）版图检查与验证（DRC检查）； 5）针对自己画的版图，给出实现该电路的工艺流程图。19、肖特基二极管设计与实现1）要求反向恢复时间小于10纳秒，正向导通压降仅为0.4V左右。2）采用集成电路工艺和器件技术的计算机辅助设计软件（Silvaco-TCAD分析肖特基二极管器件的V-I特性、击穿电压、温度热学分布。3）设计肖特基二极管器件的结构并绘出其制版版图4）采用微电子中心工艺实验室工艺线实现所设计的肖特基二极管4）采用微电子中心的集成电路测试实验室测试所设计实现的肖特基二极管20、齐纳二极管设计与实现1）要求齐纳二极管的稳定电压Vz为67.5V。2）采用集成电路工艺和器件技术的计算机辅助设计软件（Silvaco-TCAD分析确定齐纳二极管的相关参数。3）设计肖齐纳二极管器件的结构并绘出其制版版图4）采用