静态存储器介绍

1、静态存储器介绍Slidel. SRAM 的全称是 static random access memory , 它是一种最常用的 memory, 核心部分是两个 cross-coulped inverter 组成的 bi-stable latching circuit，通常称为 flip-flop 的 电路。SRAM static的特性主要是它不需要像 DRAM那样定期对存储的数据进行刷新，只要 Vdd不掉电，数据就可以稳定存储。SRAM最 主要的应用就是缓存，缓存的作用是在CPU和内存之间进行数据缓冲。像智能手机这样的一些 高端电子产品，SRAM 是必不可少的。SRAM 之所以可以做缓存是因为

2、它有一个最为重要的 优点：speed, SRAM的读写频率可以到几个 Giga Hz，比DRAM 至少快一个order。SRAM 最大 的劣势在于density比较低，用的最多的SRAM 是所谓的 6T traditional SRAM, 1 个 bitcell 有六 个MOSFET 组成，与SRAM 对应的DRAM 只 需要一个 MOSFET 加一个 capacitor。bitcell 占 用面积大导致desity低density低造成cost高， 具体表现是同样容量的缓存会比内存条造价高 很多。Slide 2.这是一个目前典型的 memory架 构，CPU+3级缓存再加内存条，其中一级缓存

3、经常用8T dual port SRAM,可以用两个port同 时读写，速度最高，集成度也最低，三级缓存会 用 high-density design 的 SRAM，集成度最高, 速度最低。从下面这幅实物图可以清楚看到 multi-core和三级缓存做在一起，stand alone的 SRAM已经很少看到，一些低端的电子产品在介 绍CPU性能参数的时候不会把缓存的信息单独 列出来，但是对于像智能手机这样高端的电子产 品，缓存的容量和工作频率绝对是一个重要的性 能指标。下面这张图根据价格和读写速度对 memory进行一个排列，硬盘速度最低，价格最 便宜，内存条其次，缓存速度最高，造价也最高。 接

4、下来这张图是SRAM发展的roadmap,绿线对 应左边的纵坐标，表示SRAM density的变化情 况，每往前推进一个 generation, desity翻倍，红 点对应右边的纵坐标，表示SRAM工作频率的 变化情况，每推进一个 gen eratio n, speed提升 15%.最新的一些信息显示Intel基于22nmtri-gate finfet工艺的 SRAM,工作频率最高可 以达到4.6GHz。最后看一下我们公司 SRAM 的一个大概的情况，已经进入量产的基于40nmlow-leakage process 用于 high densityapplication的面积最小的bitce

5、ll是0.242平方微 米，desity是4Mb/平方毫米，这个数值很容易 算，你拿一个平方毫米除以一个bitcell的面积就 得到了 density,我们公司像客户提供32MegaSRAM product,同时 gurantee natural yield 在 90%以上，所谓的 natural yield是指在不加 redundancy的情况下看到的yield,我们foundry 向 customer 提供的都是 natural yield. 什么是 redundancy 我稍后会讲。28 127 bitcell design target暂时定的是128mega,但是困难很大，目 前 2

6、8PS 127 还没有 yield。28PS 155 的 64M SRAM array yield 大概在 10% 至U 20%。 28HKMG 情况更糟，127 和 155 在 nominal vdd 下都没有看到yield。Slide 3.这是最常用的 6T-SRAM 的基本 电路图，1个bitcell由六个transistor组成，四 个NMOS和两个PMOS。这个电路图的连接关 系似乎有点乱，我们看一下简化的电路图， SRAM 的核心部分是两个 cross-coupled inverter 组成一个正反馈回路，可以保证SRAM有两个稳定的存储状态“0”和“T,电荷存储在n1和 n2两个

7、storage node里面，n1和n2的电容主要 是寄生电容和耦合电容，所以 SRAM和DRAM 从大的方面来说属于，与此相对应的是非易失性 存储器，最典型的是flash,flash有专门的电荷存 储介质一floating gate，电荷被写入之后，即使 vdd掉电，电荷也可以被保存很长时间，通常是 十年甚至更久。除了主体部分的两个inverter还 有两个pass gate主要用于控制数据读写。slide 4.这幅图是 SRAM array 的 layout， 每一个黄色的框框代表一个bitcell,整个SRAMarray就是这些 bitcell的高度重复，我们把 SRAM array里面

8、具有数据存储以及读写功能 的最小重复单元称为bitcell.需要特别指出的是，严格意义上来讲，只要array里面有一个biecell 不能 function,这个 SRAM array 就废掉 了，到了 32nm 之后，process variation 越来越 大导致bitcell fail的几率越来越高，同时array volume也越做越大，最终导致整个SRAM array yield很低，在这种情况下怎么提升 yield ?答案 是加redundancy，具体来讲就是在 array 边上 额外放上几行或者几列SRAM,如果ARRAY里面有bitcell fail的情况出现，通过相应的寻

9、址 操作找出fail那个bitcell所在的那一行或者那一一 列，用额外加的这些SRAM将其替换掉，额外 加入的那些 SRAM bitcell 就是 redundancy。Redundancy 说白了就是在那 cost换取 yield, 是在process variation越来越大的情况不得以采 取的应对措施，在design的时候要不要加 redundancy 要由 customer 来决定。把 SRAM 一 个bitcell放大之后就是下面这幅图，请大家注意 bitcell layout的一个特点：中心对称。这是 SRAM 对mismatch非常敏感的一个重要原因。 后面这张图是SRAM的

10、SEM照片。前面有提到 过，SRAM最大的劣势是bitcell占用面积大， 为了尽可能省面积，SRAM经常选用logic里面 接近甚至超越 minimum rule 的 device, 这是 SRAM mismatch 很严重的最重要原因。最后这 张表列出了 4011 242 bitcell device 的 width 和 length，可以明显看出，PD width最大，PG其 次，PU最小，为什么是这样的一种排序，在cel ratio那一部分会讲到。Slide5.这是SRAM 一个block的示意图， SRAM array做得很大比如128mega的时候需 要很多block oSRAM要

11、能够实现数据读写功能， 除了 array主体部分之外，还需要相应的 pheriphery就是控制电路，包括用于行选列选的 pre-coder/decorder，用于 read 的 SA，用于 write 的write driver,以及用于数据输入输出的I/O和 bufferSlide5 对于随着技术不断往前推进，电子 产品性能飞速提高，同时功耗也越来越大，对于 memory而言，它可以占到整个 SOC总功耗的 一半以上。相比较而言，待机功耗会更重要，因 为电子产品大部分时间还是处于 standby状态。 那总功耗可以分为两个大的部分：static和 dynamic,也可以称为 standby

12、 和 active。Static power 与leakage 和待机电压成正比， dynamic 这部分与load capacitanee、工作频率以及工作 电压有关。降低功耗的最简单办法就是降低电 压，SRAM 有一些特殊称谓，SRAM total leakage 称为standby current,最小待机电压称为DRV， 最小工作电压称为 Vccmin。制约整个SOC的 Vccmin不能很低的原因很多时候就是SRAM的 Vccmin降不下来，是什么东西在制约 SRAM的 Vccmin,我在 mismatch model那里向大家解释。Slide 6下面我们来看 SRAM 最简单的 一个

13、状态：standby，也成为 hold 或者retention 。在standby的是时候，WL接低电位，这样PG 就关掉了，保证bitcell不与外界发生数据交换， 同时 precharge bitline 和 bitlinebar 至U高电位， 为数据读取做准备。下面引入SRAM最最重要的一条曲线：butterfly curve。它对于SRAM 的 重要性到了一种怎么样的程度呢？如果你去查 阅一些关于SRAM的paper,只要有需要比较 SRAM 性能的地方基本都会把butterfly curveshow 出来，所以理解 butterfly curve 是 SRAM 的关键所在。Stand

14、by状况下的butterfly curve 是最简单的，应为我不需要考虑 PG的影响，它 就是两个 cross-coupled inverter 对应的 voltage transfer curve,简称 VTC ,它是 inverter 最基本 的特性。之所以称为butterfly curve是因为它很 像蝴蝶翅膀。我们最关心的是embedded在butterfly curve里面的两个 square,在理想情况 下，也就是不考虑 mismatch的时候，这两个 square 完全相同，整个 butterfly curve 关于 y=x 对称，我们把内嵌最大的square对应的边长称 为 s

15、tatic noise margin, 这是 SRAM 最重要的一 个概念。Hold static noise margin 可以用来表征 SRAM 在standby情况下的稳定性，这个值越大，表明SRAM待机状态越稳定，这个值的大 小有什么决定？引入 SRAM 第一个ratio:alpha ratio, PU与PD idsat的比值，与PG无关，因 为PG是关掉的，这个比值越大，hold margin 越大。Butterfly curve 一般有三个交点，左上和 右下的交点分别对应SRAM “0”和“T两个稳 定的存储状态，中间的交点是准稳态，只存在于理论上，处于这种状态的 SRAM很不稳定

16、， 稍微有一些noise，就会向两外两个稳态演化。Slide 7.借助 hold butterfly curve 引入 SRAM DRV的概念，DRV是指在保证数据正常 存储的前提下最小的待机电压。我们当然希望 DRV越小越好。我们看一下理想情况下也就是 不考虑mismatch时候的DRV,当vdd变小的时 候，内嵌的那个square也跟着变小，当vdd小 到一定成的的时候，这两条 VTC相切，这是临 界点，Vdd再小一点点，两条VTC就没有交点 了，稳态点不存在了，换句话说就是data hold不住了，那存储的信息就会丢失，sta ndby fail.Slide 8.这是我拿model实际仿

17、真的结果，vdd 减小，hold margin跟着减小，到0.06v的时候 降为0,我把这幅图单独摘出来，这是理想情况 不考虑mismatch, DRV大概是0.06V，考虑 mismatch的话，DRV会大很多。这是65LL ULP 525实测的DRV分布情况，里面包含了 mismatch,要保证测到的所有 bitcell都能够正 常存储数据，DRV大概是0.7v。从这里大致可 以看出mismatch的作用有多么大。Slide 9.前面讲的DRV是从电压角度衡量待机 功耗，另外还可以从电流的角度去看，也就是 standby current。待机条件下，WL 关掉，BL 和 BLB prech

18、arge 至U高电位，standby current 定 义为从Vdd 流到Vss端总的leakage current,包 含了 6个transistor全部的leakage,根据电 流 守恒，vdd和vss两端的电流相等。这是 65nm 的一个leakage path 示意图，每个 generation 都 可能不一样，所以仅仅可以参考。减小standbycurrent是降低待机功耗的一个有效途径，加合 理的body bias可以有效抑制leakage。Slide10.下面要讲的是 SRAM 最重要的一个 操作：read.我以read "0"为例。在读取操作之 前先进行p

19、recharge,保证两根bitline上电压完全 相等。然后关掉precharge电路，打开 WL ,这 时候PG开启，同时n2节点是高电位，PD也开启，PD和PG组成通路，有电流流过，这个电 流称为Iread或者Icell。另外，PD和PG组成 的通路进行分压，结果是导致 n1节点的电位被 拉高到某一个逻辑低电位，大约是 0.1-0.2V,这 称为read disturbe，一旦这个值接近或者超过 PD2的阈值电压，PD2就会开启，把n2节点电 位往下拉，并通过正反馈回路，把n1节点电位进一步拉高，最后导致存储状态发生改变，我们 成为bitcell flip, 一个读取操作造成bitcel

20、l状态发 生变化，这是不允许的。在 n1节点电压被上拉 的同时，BL电位被拉下来，把BL和BLB电压 送到SA，通过比较就可以判定bitcell存储状态。 这就是read操作的工作原理。Iread之所以重要， 是因为不考虑 SA判断时间的时候，read time 有一个简单的表达式，read time跟BL上的 capacitanee成正比，跟Iread成反比，我前边有 提过，SRAM最大的优势是速度快，所以要实现 快速读取数据，Iread就要足够大，同时BLcapacitanee足够小，我们可以简单估算一下read time的量级，BL capacitanee大概是0点几个fF, 量级是10

21、的负十六次方，BL上的电压降大概是 0点几伏，分子量级是十的负十七次方，Iread 大概是几十微安，分母量级是十的负五次方，最 后得到read time大概是pico seco nd。实际要考 虑worst case,同时加入SA耗费的时间，最后 这个值大概是几百ps,到一个纳秒，取倒数对应 的频率是1到几个Giga Hz，DRAM通常是几十 到几百 mega Hz。所以SRAM 比DRAM 速度快 很多。Slide11.那么如何衡量，bitcell在读操作中的 稳定性？还是要看butterfly curve。在读操作的 过程中，WL是高电位，PG是开启的，我们看 左边inverter对应的V

22、TC，就是蓝色实线，当 n2输入低电位的时候，n1输出高电位，PD关闭， PG source-drain等电位，对inverter基本没有影 响， 当n2输入高电位的时候，就会有 read disturbe,导致 read butterfly curve 对应的逻辑低 电位会被拉高到0.1v附近，同时square变小。 把hold和read butterfly curve放在一起就很容 易看至U这种变化，read margin 比hold magin 小 很多，所以 read 是 6T-SRAM 的 worst case。如 果RSNM过小，bitcell就有flip的危险。Slide11.r

23、ead margin 的大小是由什么决定的呢？我们引入 SRAM的第二个ratio:beta ratio。在读操作的时候，最主要的影响来自与PD和PG, PD 越 stronge, PG 越 weak, n1 节点的电 位就越不容易被拉高，beta ratio定义为PD和 PG Idsat的比值，我们可以看到，增大beta ratio 可以减小read disturb,有效增大read margin,提 高bitcell在read过程中抗干扰的能力。Slide 12.下面介绍SRAM的最后一个操作： 写操作。我以写“ T为例。Bitcell初始状态是”0”, 将bitline 还是 prech

24、arge的高电位状态，将 bitlinebar 拉低至U ground, 同时打开 wordline， n1是低电位，PL2开启，与PG 2组成通路，PG2 一端接低电位，将n2节点下拉，n2节点电位拉 低通过正反馈回路将n1节点电位拉高，最终实 现写''操作.。Slide13那么如何判定一个 bitcell写入的能 力呢？还是butterfly curve.左边inverter再写 入过程中电压配置和read时候完全一样，因此 输出一条正常的 VTC,但是右边的这个inverter 加上PG2情况就不一样了，应为blb接地，不 再接Vdd，这时候当n1输入低电位的时候，通 过

25、PU和PG组成的通路很快将输出端 n2电位 拉低，也就是n1出入低电位的时候，n2不在输 出高点为，而是输出了一个接近低电位的电压。 这两条 VTC 组成了 SRAM 的 write butterfly curve。Slide13我们同样可以用 write margin来衡 量一个 bitcell写入的能力，那么 write margin 的大小？我们引入 SRAM 第三个ratio:gamma ratio，我们可以看到，在写操作的时候，起主要 作用的是PU和PG，因此gamma ratio定义为 PG 与 PU idsat 之比，PG 越 strong,PU 越 weak， 越容易通过bit

26、linebar将n2节点电位下拉，write margin越大，写入越容易。Slide13前面介绍了 SRAM的三个ratio,分别 用来表征 SRAM hold stability, read stability 以 及write ability ，我们希望这三个ratio都越大越 好，很可惜，如果你把这三个 ratio乘在一起就 会发现结果是1，这说明这三者之间有trade-off, 其中两个变大，另外一个一定变小。在实际应用 的时候 beta ratio 是第一位要考虑的， gamma ratio 其次。为了是 beta ratio 大于1， PD的 width会比PG 大，为了是gam

27、ma ratio尽可能 尢PG width比PU大很多。这就解释了前边提 到过的三颗device width的排列关系，同时也可 以说明，为什么SRAM layout尺寸变化很小， 一般就是变化几到十几纳米，因为，你懂其中任 何一颗device,都会有side effect,比如你把PG AA变小，PG idsat就变小，beta ratio就会变大， 但同时 gamma ratio 就会变小，bitcell写入能力 变差，最后read fail表少，但write fail变差。Slide14最后看一下SRAM 会有哪些failure mode。read有两种fail机制，第一，iread太小

28、， 导致read speed太慢，甚至根本读不出来，第二， RSNM过小，导致读的过程中 bitcell存储状态 发生反转。Write有一种fail，就是因为write margin过小，导致在一定时间内写不进去，具 体表现就是写入前后状态一样。随着将来工作频 率越来越高，对于write的挑战越来越大，因为 cycle time很短，差不多就是几百个ps,在这么短 的时间内要把数据顺利写入困难蛮大的。另外提一下，standby current 般不作为判断 bitcell 能否正常工作的标准，array里面某些bitcell standby current 过大，不会导致 bitcell不能工

29、 作，但整个array的total leakage不能超出一定 的范围。Slide 15在将 SRAM model之前有必要把 process variati on 进行简单分类。从 process control的角度可以把process variation分为两大 类:systematic 和 random。Systematic 又可以分 为两类，layout dependent 和 global, SRAM 不 需要考虑 layout dependent , 比如 LPE/WPE/LOD，因为 SRAM 的 layout 基本是 固定的。Global主要是在生产过程中的non-u nif

30、ormity 造成的，比如在退火过程中，wafer可能会由于受热不均匀产生温度梯度，表 现为从wafer中心到边缘位置电学特性有特定的 分布规律。Random variation 就是指 mismatch, 指的是同一个die里面离得很近的两个device之 间的差异。之所以要强调离的很近主要是因为离 得比较远的两个device会包含由于空间位置不 同造成的差异，而这部分差异属于globalvariation的范畴。Mismatch里面占主导地位的是RDF，可以占到60%以上。业界比较认可的 能够准确量测 process variation 的是 addressable 的DMA，因为 DMA

31、 有个重大的优势，samplesize比较大。只有sample size比较大的情况下萃取出的 process variation 才比较可靠。Slide 15这幅图是semitronix在40上面评估 的结果，当sample size比较小的时候，得到的 process variation 会有 fluctuation,只有当 sample size比较大，接近1000个的时候得到的数值才 趋于平稳，比较可信。Slide 16造成mismatch的因素很多，这里只 列举几个最重要的。请大家注意由于RDF造成的Vt variation的公式，sigmaVt与面积开平方 成反比，这是mismat

32、ch的一个重要特征，除了 RDF之外，还有LER，主要是patten的时候造 成的，以及 oxide thickness 的 fluctuation。Slide 17 从 hierachy 的角度可以把 process variation分为ltl,wtw和wiw三组，wiw再往下 分，可以包括 dtd和within-die,最后一级就是 mismatch, global variation 的方差是这三级方 差之 和，local mismatch是各种机制产 生的 variation对应的方差之和，因为各种机制对 mismatch的影响彼此之间独立，所以可以简单 相加。Total varia

33、tion 的方差是 global 和 local 对应的方差之和，因为global和local之间也是 相互独立的。Slide 17上面这幅图讲的是大家比较熟悉的 pelgrom 提出的理论，mismatch 对应的 sigmaVt 或者sigmaid与device面积开平方成反比，随着 tech no logy 不断往前推，device area 不断 shri nk , 导致mismatch越来越严重，mismatch的概念很 早就有了，但是直到65、55引起大家的重视， 到 40 的时候，mismatch 称为 total variation 的 决定因素，我们公司也是在40的时候才真正

34、意 识到local mismatch的重要性。下面这幅图是 40ll 242 PD 这颗 device mismatch 的一些基本情 况，我们可以看到，geometry factor,也就是根号 WL 分之一大概是 12.6，1 个 sigma vt mismatch 是 35.6mV, total 一个 sigma 是 38.1mV，算比值 的时候要用方差，所以是平方相比，最后结果是 local占total的87%，sigmaId情况也差不多， 说明 local 在 dominant 整个 process variation， 我借用 SPICE team NMOS sigmadeltaV

35、t Vs.geometry factor的这幅图，把SRAM对应的 那个点点上去，大家就会发现，SRAM的 mismatch在那个红圈圈范围内。我总结了 SRAM mismatch大的主要原因有两个：第一 SRAM bitcell layout与生俱来就有高度的对称 性，这本身就是 mismatch的结构，第二SRAM 为了省面积，用到的device面积都很小。Slide 18 Mismatch 对 SRAM 的 performanee 变差，当考虑 mismatch 的时候，buttterfly curve 对应的两个sqare大小不再相等，说明"0"和"1”

36、两种状态不再对称。红线是typical case,蓝线是 加入 6sigma mismatch 之后的情况，Mismatch 会导致 DRV, Read margin、write magin 和 iread 同时变差。Slide 19再来看一下SRAM model的架构， 传统的 fixed corner model 不区分 global 和 local variation, corner range 很大，缺点是它只能告诉 designer, process最差或者最好的状况，不能提 供任何关于电学性能统计分布的状况，比如随机run出一个sram bitcell，它能够正常工作的概率 是多少

37、？并且local mismatch越来越严重，array 也越来越大，3*sigma慢慢包不住大部分的点， 这时候就需要后边两种 model, 40用的最多的是 第二种，global-only fixed 的 corner model 力口 mismatch model。Global corner 专门用来 cover global variation, 在 global corner 上用统计的 方法叠加mismatch。实际上global这部分也是 有服从统计分布的，为了更加match real-case,有了第三种 model,full statistical model , 与第二套m

38、odel唯一的差别是把 global variation也用统计的方法描述，确定是model表面看不到任何corner 的信息，只有 run 很多次 monte-carlo 才 能确定corner的位置Slide 20 首先来 看一下 global only-fixed corner model,首先用 3*sigma global variation 定 出 corner spec,用来 cover gobal process variation. 然后可以看至U sram performanee 跟 global corner有依赖关系，对于 RSNM 而言， worst case出现在F

39、SG这个corner,而WM 的 worst case出现在SFG这个corner，下面这幅图 是model实际仿真得到的结果，请大家注意，global variation 对 butterfly curve 的影响是使 两个square同时增大同时减小，butterfly curve 仍然关于y=x对称。实际上 SRAM 的worst case不仅跟corner有关，还跟温度和电压有关， 高温会使RSNM和istby变差，低温会使 WM 变差，如果不考虑 temperature in vers ion,高温也 会使iread变差，四个红圈圈指出了 corner和温 度组成的worst cas

40、e。Slide 21 再来看看 vdd 对 SRAM performanee 的影响，Vdd scaling,会导致RSNM、WM和 Iread同时变差，Vdd增大会使istby变差。Slide 22 如果 不考虑 mismatch , SRAM performa nee 的 worst case process corner/temp/vdd 的一个组合，仔细观察你会发 现，除了 TT之外，SRAM四个corner正好被 SRAM 四种 worst case performanee 卡住，如果 TT定不好，很容易使 SRAM某个performanee 落在fail的区域。Slide 23下面

41、来看一下对于 SRAM最重要的 mismatch model。我们知道如果 sample size 足 够大,device vt和id都是服从标准正态分布的， 把 SRAM 中每个 device 相应的 model parameter 都用相互独立的一个高斯分布表示，用到的 model parameter 与前面讲至U的 mismatch 产生 的几种主要机制相对应，RDF对应Vth和uO, LER 对应 XL 和 XW, oxide thickness fluctuation 对应 toxe。这样 sram performanee 比如 RSNM 就由单一的一个值变成了统计分布，大家可以看到

42、随着tech no logy不断往前推，RSNM的分布 发生了一些变化，mean值不断减小，分布却不 断展宽，用统计的语言来讲，就是 variation越 来越大，bitcell fail的几率越来越大。右边这幅 示意图是在 global-only fixed corner上面叠加 mismatch model后run MC 分析后的结果。Slide 23下面举一个RSNM实际仿真的例子 来告诉大家 mismatch 如何使 SRAM performanee变差，蓝线是理想情况下的 butterfly curve，两个square大小相等意味着读 0和读1时候的stability相同，一旦加入

43、 mismatch,butterfly curve 就变成了红线，一个 square 变大，另一个 square 变小，由于 bitcell 的存储状态有可能是0也有可能是1,所以我们 要考虑worst case,就是二者中较小那个，RSNM 从 214mV drop 到 173mV，这只是加入 mismatch 后其中的一条curve，其它curve也是这样吗？ 我那 mismatch model 进行 1000 次 monte-carlo 分析，每run 一次就出现两个值，对应 RM0和 RM1,对应坐标中的一个点，我把所有的点都画 出来，大家就可以看出规律，RM0和RM1的相 关系数是-

44、0.5,属于一般负相关，说明其中一个值 增大，另一个的变化趋势一定是减小。我们只关 心那个较小值，所以mismatch 一定是使RSNM 变差。Slide 24这幅图是 mismatch model仿真很多次之后画出的butterfly curve 的一个分布，这个 分布越宽说明process variation越大，情况越糟糕。右边这幅图是我在 TT/25C/no mi nal Vdd时 把每一次run出的较小的那个 RSNM的值提取出来，画成直方图，BPP自动给出mean和sigma, 那条蓝线是标准正态分布，可以看到，RSNM在3个sigma以内还是和标准正态分布很 match 的，下面这幅图是在RSNM的worst case FSG/0.9*Vdd/125 度仿真的结果， mean值和 sigma同时减小，sigma减小的原因主要是温度， 我们在 mismatch model里面加入了 调整了mismatch随温度变化的一个 trend,这个在稍后 会有说明。右边是对应的纵坐标取对数以后的分 布图，可以看到在 high sigma的区域，RSNM 的分布渐渐偏离高斯分布，这和paper中给出的 结论一致，而我们最关心的恰恰是RSNM在lef