DDR2应用设计规范

1、1. DDR2的核心技术A. DDR2的4-Bit Prefetch技术DDR2通过4-bit Prefetch技术获得高速操作.通过4-bit Prefletch技术,每个clock,DDR2能读写4倍的数据,且比Core frequency快4倍.其主要特征有以下两点：i. 外部clock频率=2倍DRAM core频率；ii. Data bus传输频率=2外部clock频率.B. ODT技术ODT是On-Die Termination的缩写,DDR2为每个信号(data I/O,差分data strobe及Data mask)的on/off设置了终端寄存器即内部核心终结器.某些时候我们需

2、要将不必要的信号终结,防止数据线终端反射信号干扰系统组件的正常工作.之前,控制与数据信号的终结在主板上完成.使用DDR或SDRAM的主板上面需要大量的终结电阻，至少每根数据线需要一个终结电阻。这个阻值过大过小都不好,阻值较大线路的信噪比高但是信号反射较为严重,阻值小可以减小信号反射但是会造成信噪比下降.此外由于不同的内存模块对终结电阻的要求不可能完全一样,因此长期以来,这些电路的配置一直是主板设计的难点.现在的DDR II内建了终结电阻器,将主板上的终结电阻移植到了芯片的内部.在内存芯片工作时系统会把终结电阻器屏蔽,而对于暂时不工作的内存芯片则打开终结电阻器,以减少信号的反射.其优点主要为：

3、及时有效地控制传输在线的反射noise以提高信号完整性； 减少板上组件数量以进行cost down同时也使PCB更简洁; 有利于placement及routing.（如图 终结器）C. OCD校准技术OCD是Off-Chip Driver的缩写其意思为片外驱动调校,主要功能在于调整I/O接口端的电压.通过调整上拉(pull-up)/下拉(pull-down)的电阻值使两者电压相等。也就是达到Pull-up=Pull-down的状态.其优点为：减小DQS,/DQS的斜度以改善信号完整性；控制脉冲信号的上冲与下冲以改善信号的质量；通过I/O驱动电压校准减少DDR2运作过程中信号的差异。 OCD值设

4、置： OCD的值可通过A7,A8,A9来进行设置,如下图可依据以下Table进行设置mode: 根据以下信息对OCD pull high/pull low电阻进行调节： D. POSTED CAS技术CAS是Column Address Strobe列地址选通脉冲的意思.在这里Posted是前置的意思.从字面上不难了解Posted CAS就是将地址选通脉冲信号前置.事实上Posted CAS技术主要是解决在古老的DDR内部由于指令冲突引起的数据传输延迟现象,提高DDR II内存的利用效率而制定的技术.其优点为： 通过避免command总线中的冲突使设计变得更容易； 简单的命令次序可提高comm

5、and和data总线的效率； 可有效改善内存带宽.2. DDR2电路设计规范根据DDR2各项电气要求,其电路规范如下：3. DDR2 Placement要求a在确定DSP IC位置的情况下,根据DDR2到DSP的走线总体长度最短及便于走线等条件决定DDR2 IC的位置,DSP IC和DDR2 IC一般为BGA封装,为防止打件过程中引起的BGA虚焊或连锡问题建议将DDR2 IC和DSP IC放置于同一面,若分别放于TOP和BOTTOM层时不可使其存在重迭现象;b电路中C1/C2/R2/R3应尽量靠近DDR2 IC对应PAD所处位置,使其走线尽量保持最短;c压敏电阻RV1和容值较大电容C4尽量放置

6、于靠近电源输入端,其余各组电容根据DDR2电源的分布情况分组搭配尽量靠近对应的电源PAD;dDDR2的clock差分信号在线的R4/R5/R6尽量靠近DSP输出端,电容C3,C15靠近DDR2输入端;eR1尽量靠近DDR2 ODT PIN所对应的PAD;fR7R11尽量靠近DDR2 上所联信号PIN的对应PAD.4. DDR2 Layout设计规范 根据DDR2走线阻抗匹配要求估算走线宽度等参数然后对PCB进行迭层设计.Data signal的频率为其他signal频率的2倍,故Data signal的走线尤为重要,其次Address/Command/Control与clock同步故对Addr

7、ess/Command/Control signal走线;完成后再对clock进行走线,这样方便clock信号线的调整. 由此确定DDR2 Route的顺序为：Data Address/Command Control Clock Power,为确保DDR2信号完整性,对DDR2走线有以下具体要求：所有信号走线应尽量靠近参考层(Ground).且保持DRR2区域Ground的完整性,不可使其Ground存在分割等不连续现象；DDR2走线区域不允许走其它无关信号线.DDR2信号 Route完成后对DDR2走线区域最好进行整体包地处理以便与其它信号线进行分离；所有DDR2的信号线尽量走在同一层.走线

8、要求线宽均匀,等宽.所有Data线要求平行等长走线,当无法同时满足时,需要保持等长走线,且线宽保持均匀等宽,以保证所有走线特征阻抗相等,其线长误差控制在10mil内.DDR2的Address信号线要求尽量平行等长走线,且线宽保持均匀等宽.当无法同时满足时,必须做到所有Address信号线等长且线宽保持均匀等宽,以确保走线的特征阻抗相同,其线长误差控制在10mil内.所有差分信号对要求尽量平行等长且保持差分信号线对间线距最短进行走线,当无法同时满足时可改变其平行特性来满足走线等长且线宽保持均匀等宽, 其线长误差控制在10mil.所有data信号部分走线在相同的PCB层中且在各层走线等长,线宽均匀

9、分布.存在换层时以相同数量的VIA进行换层,所有Data Trace上的VIA数量相同.阻抗匹配在5060欧姆.所有Address/Control signal信号部分走线在相同的PCB层中且在各层走线等长,线宽均匀分布.存在换层时以相同数量的VIA进行换层,所有Trace上的VIA数量相同.阻抗匹配在5060欧姆.所有差分信号部分走线在相同的PCB层中且在各层走线等长,线宽均匀分布.存在换层时以相同数量的VIA进行换层,所有Trace上的VIA数量相同.单线阻抗匹配在5060欧姆,差分阻抗匹配为100120欧姆.clock信号部分走线在相同的PCB层中且在各层走线等长,线宽均匀分布.存在换层时以相同数量的VIA进行换层,所有Trace上的VIA数量相同.单线阻抗匹配在5060欧姆,差分阻抗匹配为100120欧