北邮数字电路与逻辑设计实验报告

1、北邮数字电路与逻辑设计实验报告北京邮电大学数字电路与逻辑设计实验报告学院：班级：姓名：学号：实验一QuartusII原理图输入法设计与实现、实验目的:(1)熟悉QuartusII原理图输入法进行电路设计和仿真；掌握QuartusII图形模块单元的生成与调用；(3)熟悉实验板的使用；二、实验所用器材：计算机；直流稳压电源；(3)数字系统与逻辑设计实验开发板。三、实验任务要求(1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。(2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能,并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号

2、。(3)用3线-8线译码器(74LS138)和逻辑门设计实现函数，仿真验证其功能,并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。四、实验原理图及仿真波形图(1)半加器半加器原理图仿真波形仿真波形图分析：根据仿真波形对比半加器真值表，可以确定电路实现了半加器的功能。但我们也可以发现输出SO出现了静态功能冒险，要消除该冒险可以加入相应的选通脉冲。(2)全加器全加器原理图国M2仿真波形仿真波形图分析：根据仿真波形对比半加器真值表，可以确定电路实现了全加器的功能(2)741383线-8线译码器原理图m hACJDs,AolMJILT工口口、>仿真波形图仿真波形图分析；当

3、且仅当ABC输入为000、010、100、111时,F=1,可知电路实现了函数。实验二用VHD改计与实现组合逻辑电路一、实验目的：(1)熟悉用VHDL®言设计时序逻辑电路的方法；(2)熟悉用QuartusII文本输入法进行电路设计;(3)熟悉不同的编码及其之间的转换。二、实验所用器材：(1)计算机;(2)直流稳压电源；(3)数字系统与逻辑设计实验开发板。三、实验任务要求(1)用VHDL语言设计实现一个共阴极7段数码管译码器；(2)用VHDLS言设计一个8421码转余三码的代码转换器；(3)用VHDL®言设计设计一个四位2进制奇校验器。四、实验代码及仿真波形图数码管译码器LI

4、BRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYshumaguanyimaqiISPORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);B:OUTSTD_LOGIC_VECTOR(6DOWNTO0);C:OUTSTD_LOGIC_VECTOR(5DOWNTO0);ENDshumaguanyimaqi;ARCHITECTUREencoder_archOFshumaguanyimaqiISBEGINPROCESS(A)BEGINC<="011111"CAS

5、EAISWHEN"0000"=>B<="1111110"-0WHEN"0001"=>B<="0110000"-1WHEN"0010"=>B<="1101101"-2WHEN"0011"=>B<="1111001"-3WHEN"0100"=>B<="0110011"-4WHEN"0101"=>B<="

6、;1011011"-5WHEN"0110"=>B<="1011111"-6WHEN"0111"=>B<="1110000"-7WHEN"1000"=>B<="1111111"-8WHEN"1001"=>B<="1111011"-9WHENOTHERS=>B<="ZZZZZZZ"ENDCASE;ENDPROCESS;ENDencoder_arch;仿

7、真波形图DOWNTO0);ENDjxhyusanma;ARCHITECTUREtrans_ex3OFjxhyusanmaISBEGINPROCESS(A)BEGINCASEAISWHEN"0000"=>B<="0011"WHEN"0001"=>B<="0100"WHEN"0010"=>B<="0101"WHEN"0011"=>B<="0110"WHEN"0100"=&g

8、t;B<="0111"WHEN"0101"=>B<="1000"WHEN"0110"=>B<="1001"WHEN"0111"=>B<="1010"WHEN"1000"=>B<="1011"WHEN"1001"=>B<="1100"WHENOTHERS=>B<="ZZZZ"ENDC

9、ASE;ENDPROCESS;ENDtrans_ex3;仿真波形图5.34uf如射5i39 w13 出仿真波形分析：8421码转换余三码，由0111转换成为了1010可以看出功能已经实现，仿真验证了代码功能正确。奇校验LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYjxhjijiaoyanISPORT(A:STD_LOGIC;B:STD_LOGIC;C:STD_LOGIC;D:STD_LOGIC;F:OUTSTD_LOGIC);ENDjxhjijiaoyan;ARCHITECTUREoneOFjxhjijiaoyanISSIGNALn1,n2:STD_

10、LOGIC;BEGINn1<=AXORB;n2<=n1XORC;F<=n2XORD;ENDone;仿真波形图KOBIJTiw*|IldiiM1>11EHAi电|piaM,全mMhmI*#31WIM|-HMCI.IM.1A41LIfMKMMl割耳Rhl于叩*可uMM.%u5匚上口二j111J:LLr£文*-1bctFQitbJiDi1L-_.ii.一.一ij.rVlIL仿真波形分析：当ABCD为1111时，输出F为0,ABCD为1110时，输出F为1,可见奇校验功能得以实现。实验三用VHD段计与实现时序逻辑电路一、实验目的：(1)熟悉用VHDL®言设计

11、时序逻辑电路的方法；(2)熟悉用QuartusII义本输入法进行电路设计；(3)熟悉不同的编码及其之间的转换。二、实验所用器材：(2)直流稳压电源；(3)数字系统与逻辑设计实验开发板。三、实验任务要求(1)用VHDL语言设计实现一个8421十进制计数器;(2)用VHDLS言设计一个分频器；(3)将(1)、(2)和数码管译码器3个电路进行连接，并下载到实验板显示计数结果。四、实验代码及仿真波形图8421十进制计数器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYjxhshijinzhijish

12、uqiISPORT(clk,reset:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);ENDjxhshijinzhijishuqi;ARCHITECTUREaOFjxhshijinzhijishuqiISSIGNALq_temp:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(clk,reset)BEGINIFreset='0'THENq_temp<="0000"ELSIFclk'EVENTANDclk='1'THENIFq_temp="1001

13、"THENq_temp<="0000"ELSEq_temp<=q_temp+1;ENDIF;ENDIF;ENDPROCESS;q<=q_temp;ENDa;仿真波形图电0#(wdnD*BsmxIft*0HnnWtML1|与1SkiriMteJai-BWhtlWHIMrMOHnn_h|PM*iIfi.H-TH-：i-U|-I尸r六W-V一不Rrfrt-e3；0I_ErSu.仿真波形图分析：8421十进制计数器随着时钟的信号进行计数，restart是复位，当复位为零的时候计数器重新计数。根据仿真结果来看，8421十进制计数器功能得以实现。分频器LIB

14、RARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYjxhfenpinqiISPORT(clk:INSTD_LOGIC;clea匚INSTD_LOGIC;clk_out:OUTSTD_LOGIC);ENDjxhfenpinqi;ARCHITECTUREaOFjxhfenpinqiISSIGNALtemp:INTEGERRANGE0TO11;BEGINp1:PROCESS(clear,clk)BEGINIFclear='0'THENtemp<=0;ELSIFclk'EVEN

15、TANDclk='1'THENIFtemp=11THENtemp<=0;ELSEtemp<=temp+1;ENDIF;ENDIF;ENDPROCESSp1;p2:PROCESS(temp)BEGINIFtemp<6THENclkout<='0'ELSEclk_out<='1'ENDIF;ENDPROCESSp2;ENDa;仿真波形仿真波形分析：分频器将频率分开，置零端正常工作，根据仿真波形可以看出来，分频器的功能得以正常实现。组合电路LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USE

16、IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYjxhfenpinqiISPORT(clk:INSTD_LOGIC;clkout:OUTSTDLOGIC);ENDjxhfenpinqi;ARCHITECTUREbehaveOFjxhfenpinqiISSIGNALtemp:INTEGERRANGE0TO24999999;SIGNALclktmp:STD_LOGIC;BEGINPROCESS(clk)BEGINIFclk'eventANDclk='1'THENIFtemp=24999999THENtemp<=0;clktmp<=NOTclk

17、tmp;ELSEtemp<=temp+1;ENDIF;ENDIF;ENDPROCESS;clk_out<=clktmp;ENDbehave;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYjxhshijinzhiISPORT(CLK,CLEAR:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);ENDjxhshijinzhi;ARCHITECTUREAOFjxhshijinzhiISSIGNALQ_TEMP:STD_LOGIC_VECTOR(

18、3DOWNTO0);BEGINPROCESS(CLK,clear)BEGINIFCLEAR='1'THENQ_TEMP<="0000"elsIF(CLK'EVENTANDCLK='1')THENIFQTEMP="1001"THENQ_TEMP<="0000"ELSEQ_TEMP<=Q_TEMP+1;ENDIF;ENDIF;ENDPROCESS;Q<=Q_TEMP;ENDA;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD

19、_LOGIC_UNSIGNED.ALL;ENTITYjxhshumaguanISPORT(a:INSTD_LOGIC_VECTOR(3DOWNTO0);b:OUTSTD_LOGIC_VECTOR(7DOWNTO0);c:OUTSTD_LOGIC_VECTOR(5DOWNTO0);seg7 archOFENDjxhshumaguan;ARCHITECTUREjxhshumaguanISBEGINPROCESS(a)BEGINc<="011111”;CASEaISWHEN"0000"=>b<="01111110”;-0WHEN"0

20、00T'=>b<="00110000”;-1WHEN"0010"=>b<="01101101"-2WHEN"0011"=>b<="01111001"-3WHEN"0100"=>b<="00110011"-4WHEN"0101"=>b<="01011011"-5WHEN"0110"=>b<="01011111"

21、-6WHEN"0111"=>b<="01110000”;-7WHEN"1000"=>b<="01111111"-8WHEN"1001"=>b<="01111011"-9WHENOTHERS=>b<="00000000”;ENDCASE;ENDPROCESS;ENDseg7_arch;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYjxhzuhedianluISPORT(ain:INSTD

22、_LOGIC;bin:INSTD_LOGIC;cout:OUTSTD_LOGIC_VECTOR(7downto0);cat:OUTSTD_LOGIC_VECTOR(5downto0);endjxhzuhedianlu;ARCHITECTUREbehaveOFjxhzuhedianluISCOMPONENTjxhfenpinqiPORT(clk:INSTD_LOGIC;clk_out:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTjxhshijinzhiPORT(clk,clear:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(3downto0);

23、ENDCOMPONENT;COMPONENTjxhshumaguanPORT(a:INSTD_LOGIC_VECTOR(3downto0);b:OUTSTD_LOGIC_VECTOR(7downto0);c:OUTSTD_LOGIC_VECTOR(5downto0);endCOMPONENT;SIGNALd:STD_LOGIC;SIGNALf:STD_LOGIC_VECTOR(3downto0);BEGINu1:jxhfenpinqiPORTMAP(clk=>ain,clk_out=>d);u2:jxhshijinzhiPORTMAP(clk=>d,clear=>bin

24、,q=>f);u3:jxhshumaguanPORTMAP(a=>f,b=>cout,c=>cat);ENDbehave;端口的绑7E：1Mm*|I«JaE*X,F1»Q电2Cwwww»m*WBwgTWHrfFh911f砂 口小口t FkSumiTiv卅L二 71乐修5配c列U炉F G 讨mkUkj日 E InsUnq由-O Kn. J" Natevd-TP*wrRCVmt1所TDft1MLythtstMj皿LFIHjiIf*”白、曲:3£j»i»>XTuLJlOtoitai«1.1C

25、石5<ghHA.Du&bAra_sc<LYT"L!3rt(L.aaMgOUCM："L®*1XIElertut描心djg归，M4归J3u|utF.GdLXLklfiM-W.1号qIM«，对工皿6,j*IXTLUJrtwt；口陋叩MdJJeTa-3向机10i*i班jjari!?!PM51胃3.MLVmEhrfaJt；：ajT应Um*HmMqmm用工混*LgIflrtuC晟上.»r*adw#!；'FTlf三Ed露；E*yr叫Z3dzcuiHCUEXAi.Xiyrn.:g4SfclWt；，Ucnl4Dubiraj?iLMly

26、THtfttuf：噩fl请刖*Im3-m1R三丁、哈万*LiEOlA：1*53任Dukxtrmsi4】“rm3Ut.Jf6*5LiWa血QUW；】,XIE9jr.,I.忆町iwdr>>端口分析：Ain是时钟信号的输入绑定了18串口，bin是置零信号绑定了20串口，cat5-0是每个数码管各自的绑定，根据板子上的串口数字绑定，cout7-0是数码管的每一个亮的部分，根据板子上的提示串口进行绑定，根据编程可以实现让数码管显示不同的数字。q RT| VhMWM1*4y? T* jdluLida-i U电路图：代码中是使用PORTMAP进行连接的u1:jxhfenpinqiPORTMAP(

27、clk=>ain,clkout=>d);u2:jxhshijinzhiPORTMAP(clk=>d,clear=>bin,q=>f);u3:jxhshumaguanPORTMAP(a=>f,b=>cout,c=>cat);在此图中可以看出ain接分频器的clk,分频器的clk_out接十进制译码器的CLK,bin接十进制译码器的CLEAR,十进制译码器的Q接数码管的a,数码管的b,c分别接count和cat。实验四数码管扫描显示控制器设计与实现一、实验目的：1 .掌握VHDL语言的语法规范，掌握时序电路描述方法。2 .掌握多个数码管动态扫描现实的

28、原理及设计方法。二、实验所用器材：1 .计算机：装有Quartus软件，为VHDL语言提供操作场所。2 .直流稳压电源：通过USB接口实现，为实验开发板提供稳定电源。3 .数字系统与逻辑设计实验开发板：使试验结果下载到开发板上，实现整个实验的最终结果。三、实验任务要求1 .用VHDL语言设计并实现六个数码管串行扫描电路，要求同时显示0、1、2、3、4、5这6个不同的数字图形到6个数码管上。2 .用VHDL语言设计并实现六个数码管滚动显示电路。(1)循环左滚动，始终点亮6个数码管，左出右进。状态为：012345f123450f234501f345012f450123f501234f012345(

29、2)向左滚动，用全灭的数码管填充右边，直至全部变灭，然后再一次从右边一个一个的点亮。状态为012345f12345XH2345XQ345XXX-45XXXX>5XXXX冷XXXXXXXXXXX»XXXX01XXX012>XX0128X0123A012345，其中“X”表示数码管不显示。四、实验原理多个数码管动态扫描显示，是将所有数码管的相同段并联在一起，通过选通信号分时控制各个数码管的公共端，循环依次点亮多个数码管,利用人眼的视觉暂留现象，只要扫描的频率大于50HZ,将看不到闪烁现象。如下图10-1,是多个数码管动态扫描显示的电路连接图。当闪烁显示的发光二极管闪烁频率较高

30、时我们将观察到持续点亮的现象。同理，当多个数码管依次显示，当切换速度够快时，我们将观察到所有数码管都是同事在显示。一个数码管要稳定显示要求显示频率50hz,那么6个数码管则需要50*6=300hz以上才能看到持续稳定点亮的现象。cat1cat6是数码管选通控制信号，分别对应于6个共阴极数码管的公共端，当catn='0'时,其对应的数码管被点亮。因此，通过控制catlcat6,就可以控制6个数码管循环依次点亮。五、代码及仿真波形图1.实现六个数码管串行扫描电路的思路及代码：串行数码管libraryieee;useieee.std_logic_1164.all;useieee.st

31、d_logic_unsigned.all;entityjxhchuanxingisport(clear,clkin:instdlogic;num:outstd_logic_vector(6downto0);cat:outstd_logic_vector(5downto0);endjxhchuanxing;architectureoneofjxhchuanxingissignalstatus:integerrange0to6;beginprocess(clk_in)beginifclear='0'thenstatus<=0;elsif(clk_in'eventand

32、clk_in='1')thenifstatus=6thenstatus<=1;elsestatus<=status+1;endif;endif;endprocess;process(status)begin=>casestatusiswhennum<="1111110"cat<="011111"when=>num<="0110000"cat<="101111"when=>num<="1101101"cat<=&qu

33、ot;110111"when4=>num<="1111001"cat<="111011"when=>num<="0110011"cat<="111101"when=>num<="1011011"cat<="111110"whenothers=>num<="0000000"cat<="000000"endcase;endprocess;endone;仿真波形

34、:仿真波形分析：由仿真波形可以看出数码管的串行显示得以实现，置零正常。随着时钟输入的变化，数码管进行串行显示电路图:端口连接:IkWWWMSHSSI二：丫 二：=。匕1>m_m*Qj|mohijW*MmzPJMJ?kWRPN_«*EjSD4MlPN.J5L然L静，:电LJKJ ,闻另可 a<5uri&3WL1fflL CfleWEI 口ar L/na13-f l'/F*l OU3l；G(itoWq 33-lkTl"3 IMLFlLOteWQbbl女tati) 4X3-V LflTL "jrfM:rHji?13m LVtT. OtoWQ5

35、 MNr gi；s*rwi；3J m稣野州5*q一用3 q户怜叼M*明明li nniijtarLtliy严隆Mlggit网 jfr(ifejinClk_in接18口，是时钟输入，cat5-0是每个数码管各自的绑定，根据板子上的串口数字绑定，num7-0是数码管的每一个亮的部分，根据板子上的提示串口进行绑定，根据编程可以实现让数码管显示不同的数字。2.六个数码管滚动电路的思路及代码：数码管滚动显示libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entityjxhgundongisport(clk:inST

36、D_LOGIC;en:outSTD_LOGIC_VECTOR(5downto0);z:outSTD_LOGIC_VECTOR(6downto0);endjxhgundong;architecturequanmiegundongofjxhgundongissignala:INTEGERRANGE0to6;signalb:INTEGERRANGE0to20;signalc:INTEGERRANGE0to3000;signald:INTEGERRANGE0to3000;beginp1:process(a)begincaseaiswhen0=>en<="011111"b

37、<=cmod12;when1=>en<="101111"b<=(1+c)mod12;when2=>en<="110111"b<=(2+c)mod12;when3=>en<="111011”;b<=(3+c)mod11;when4=>en<="111101”;b<=(4+c)mod12;when5=>en<="111110”;b<=(5+c)mod12;whenothers=>null;endcase;endprocessp1

38、;p2:process(clk)beginifclk'eventandclk='1'thenifa=5thena<=0;d<=1+d;elsea<=a+1;endif;ifd=2999thend<=0;c<=c+1;endif;endifendprocessp2;p3:process(b)begincasebiswhen0=>z<="1111110”;-0when1=>z<="0110000”;-1when2=>z<="1101101"-2when3=>z&l

39、t;="1111001"-3when4=>z<="0110011"-4when5=>z<="1011011"-5whenothers=>z<="0000000”;endcase;endprocessp3;end;仿真波形:一*修例千史Jia,i2*1*JrITJr*S£/4|14w51tXft*hi«3.Hp叫V1.靠“h由>J吁口CUEa-.JL.J-.J1-i.J_II""tI_I1_I_|1_|I_I!_1Lmt5tJ1?X.rJiHU1

40、Jrk_X1己-a*1“dipHImxtifi)倒1-1_1LI.ri""ll一-11U"n,1.II一一一''r11_1J_1,fyE3.t£j1a,1V上*¥tF3Ja1iTfjI一R剧IMHIhlIII卬-1Vi11Li._J11-1.1I.1i1匚1i11_T"1-L111L1firL11JU|11仿真波形分析：有图可以看出，数码管滚动显示功能得以正常实现。随着时钟的输入，数码管的输出进行着滚动式变化电路图：端口连接图:id"U? 5盘 E_ITEjnWJri lYE .xJfc； 3TiyTnMeW

41、 WF lVTW IJ-rfLYTn khWi5 hHfMl l£rd Mail回以目 cl£r*. WbjI|53. J LYEg MeTM it* FMfSdm W-* kMwbjLBXWkjIIClk接18口，是时钟输入，en5-0是每个数码管各自的绑定，根据板子上的串口数字绑定，z6-是数码管的每一个亮的部分，根据板子上的提示串口进行绑定，根据编程可以实现让数码管显示不同的数字五、故障及问题分析实验一在本次实验中，由于实验较为简单，只要认真听老师讲课，细心实验，基本没有大的故障出现。出现的问题主要为当输入频率较高时，输出结果易受器件延迟时间影响。止匕外，对于多输入的电路，静态功能冒险还是会存在的，在某些情况下应该加入选通脉冲来消除静态功能冒险。实验二1 .注意VHDL文件名与实体名一致，会导致编译的错误。我在实验的过程中发生过这种错误。2 .在仿真波形的时候，没有合适的取好输入信号的周期，导致最终的波形超过了一个半有效周期，经老师指出进行了修改。3 .下载到板子上程序之前需要绑定串口，绑定完串口之后需要二次编译，否则功能不能实现。实验三1.每次实验中都应该注意到VHDL的文件名应与实体名一致，如果不一致编译会报错。我在实验过程中虽然原理图设计名与工