VerilogHDL流水灯设计

1、题目:大规模数字逻辑业电子信息科学与技术学生姓名设计时间教师评分2013年12月10日一、概述 0二、设计目的 0三、设计内容 0四、设计原理图 0五、引脚分配情况 1六、源程序代码 1VerilogHDL 程序： 1分频器部分： 4七、心得体会 5八、参考文献 5流水灯是一审按一定的规律像流水一样连续闪亮， 流水灯控制是可编程控制 器的一个应用，其控制思想在工业控制技术领域也同样适用。 流水灯控制可用多 种方法实现，但对现代可编程控制器而言，基于 EDA技术的流水灯设计也是很 普遍的。二、设计目的1、熟悉利用Quartus II开发数字电路的基本流程和 Quartus II软件的相关 操作。

2、2、掌握基本的设计思路，软件环境参数配置，仿真，管脚分配，利用JTAG/AS 进行下载等基本操作。3、了解VerilogHDL语言设计或原理图设计方法。4、通过本此设计，了解流水灯的工作原理，掌握其逻辑功能及设计方法。三、设计内容1、用VerilogHDL语言设计一个流水灯，输入 0的时候ledled7, 1Hz正向 流水3次，然后全亮；然后 2Hz逆向流水5次全亮；循环。输入 1的时候 led0led7,0.5Hz奇数流水2次，全亮，1Hz偶数流水4次，全亮，然后循环。2、用QuartusII软件进行编译，仿真，下载到实验平台进行验证。四、设计原理图诩i Paramelur -JPW_AA.

3、18PNJ715PIN"4A17PIM二U14PNAA16PIN_V13PIN_V14PlN.HgValue:2SOQOOQOen为可调输入，输出为8位数据，为流水灯实验，试用8个LED指示灯来 表示，具体引脚分配见下。五、引脚分配情况Node NameDirectionLocatiorrI/O Bank1dkriInputPIN_L12enInputPIN.R2263led 71OutputPIN_AA1S74led6OutputPIN_Wt575led5OutputPIN_AA1776led4OutputPIN_UH77led闾OutputPIN.AA1678led2Output

4、PIN-1379ledlOutpjtPIN_V 147wled0OutpjtPIN_W167n<<new node>>4立六、源程序代码VerilogHDL 程序：module LED( clk,led,en );input clk;input en;output 7:0led;输出端口定义为寄存器型reg 7:0 led;reg 8:0 state1;reg 8:0 state2;always (posedge clk )/ always语句，表示每当CLK 的上升沿到来时，完成begin-end之间语句的操作if(!en)begin state2 = 0;state

5、1 = state1 + 1;/ one clk,one statecase(state1)1,2: led <= 8'b00000001; /1-7 zhengxu,3bian3,4: led <= 8'b00000010;5,6: led <= 8'b00000100;7,8: led <= 8'b00001000;9,10: led <= 8'b00010000;11,12: led <= 8'b00100000;13,14: led <= 8'b01000000;15,16: led &l

6、t;= 8'b10000000;17,18: led <= 8'b00000001;19,20: led <= 8'b00000010;21,22: led <= 8'b00000100;23,24: led <= 8'b00001000;25,26: led <= 8'b00010000;27,28: led <= 8'b00100000;29,30: led <= 8'b01000000;31,32: led <= 8'b10000000;33,34: led <=

7、 8'b00000001;35,36: led <= 8'b00000010;37,38: led <= 8'b00000100;39,40: led <= 8'b00001000;41,42: led <= 8'b00010000;43,44: led <= 8'b00100000;45,46: led <= 8'b01000000;47,48: led <= 8'b10000000;49: led <= 8'b11111111; /quanliang50:51:led &

8、lt;= 8'b10000000;led <= 8'b01000000;52:led <= 8'b00100000;53:led <= 8'b00010000;54:led <= 8'b00001000;55:led <= 8'b00000100;56:led <= 8'b00000010;57:led <= 8'b00000001;58:led <= 8'b10000000;59:led <= 8'b01000000;60:led <= 8'b0

9、0100000;61:led <= 8'b00010000;62:led <= 8'b00001000;63:led <= 8'b00000100;64:led <= 8'b00000010;65:led <= 8'b00000001;66:led <= 8'b10000000;67:led <= 8'b01000000;68:led <= 8'b00100000;69:led <= 8'b00010000;70: led <= 8'b00001000;7

10、1: led <= 8'b00000100;72: led <= 8'b00000010;73: led <= 8'b00000001;74: led <= 8'b10000000;75: led <= 8'b01000000;76: led <= 8'b00100000;77: led <= 8'b00010000;78: led <= 8'b00001000;79: led <= 8'b00000100;80: led <= 8'b00000010;8

11、1: led <= 8'b00000001;82: led <= 8'b10000000;83: led <= 8'b01000000;84: led <= 8'b00100000;85: led <= 8'b00010000;86: led <= 8'b00001000;87: led <= 8'b00000100;88: led <= 8'b00000010;89: led <= 8'b00000001;90: led <= 8'b11111111;9

12、1: begin led <= 8'b00000000;state1=0;end default: statel = 0;endcaseendelsebegin state1 = 0;state2 = state2 + 1;/ one clk,one statecase(state2)92: ,3,4: led <= 8'b00000001;93: ,7,8: led <= 8'b00000100;94: 0,11,12: led <= 8'b00010000;95: 14,15,16: led <= 8'b01000000

13、;96: 18,19,20: led <= 8'b00000001;97: 22,23,24: led <= 8'b00000100;98: 26,27,28: led <= 8'b00010000;98.32.32.32: led <= 8'b01000000;33: led <= 8'b11111111;34,35: led <= 8'b00000010;36,37: led <= 8'b00001000;38,39: led <= 8'b00100000;40,41: led

14、<= 8'b10000000;42,43: led <= 8'b00000010;44,45: led <= 8'b00001000;46,47: led <= 8'b00100000;48,49: led <= 8'b10000000;50,51: led <= 8'b00000010;52,53: led <= 8'b00001000;54,55: led <= 8'b00100000;56,57: led <= 8'b10000000;58,59: led <

15、;= 8'b00000010;60,61: led <= 8'b00001000;62,63: led <= 8'b00100000;64,65: led <= 8'b10000000;66: led <= 8'b11111111;67:begin led <= 8'b00000000;state2=0;enddefault: state2 = 0;/ default,8'b11111110endcase endEndmodule分频器部分：module clk_div(clk_out,clk_in);inp

16、ut clk_in;output clk_out;reg clk_out;reg25:0 counter;50_000_000=1011_1110_1011_1100_0010_0000_00parameter cnt=25_000_000; / 50MHz is the sys clk,50_000_000=2FAF080 always (posedge clk_in)begincounter<=counter+1;if(counter=cnt/2-1)beginclk_out<=!clk_out;counter<=0;endend endmodule七、心得体会通过这次课

17、程设计，我拓宽了知识面，锻炼了能力，综合素质得到较大提高。而安排课程设计的基本目的，是在于通过理论与实际的结合、 人与人的沟通，进 一步提高思想觉悟和领悟力。尤其是观察、分析和解决问题的实际工作能力。 它 的一个重要功能，在于运用学习成果，检验学习成果。运用学习成果，把课堂上 学到的系统化的理论知识，尝试性地应用于实际设计工作，并从理论的高度对设 计工作的现代化提出一些有针对性的建议和设想。检验学习成果，看一看课堂学习与实际工作到底有多大距离，并通过综合分析，找出学习中存在的不足，以便 为完善学习计划，改变学习内容与方法提供实践依据。实际能力的培养至关重要， 而这种实际能力的培养单靠课堂教学是远远不够的，必须从课堂走向实践。这也是一次预演和准备毕业设计工作。 通过课程设计，让我们找出自身状况与实际需 要的差距，并在以后的学习期间及时补充相关知识，为求职与正式工作做好充分的知识、能力准备，从而缩短从校园走向社会的心理转型期。课程设计促进了我 系人才培养计划的完善和课程设置的调整