集成电路关键可靠性挑战及分析

1、集成电路关键可靠性挑战及分析黄 勇，恩云飞（1信息产业部电子第五研究所，广东 广州 510610；2.广东工业大学材料学院，广东 广州 510090）摘要：本文论述了集成电路的关键可靠性挑战：高k栅极电介质和Cu互连/低k介质，它们是COMS器件发展的方向和出路。关键字：可靠性；高k；Cu互连；低k；失效机理 Critical Reliability Challenges and Analyses for Integrate CircuitHUANG Yong, EN Yun-fei(1.CEPREI, Guangzhou 510610; 2.Guangdong University of T

2、echnology, Guangzhou 510090)Abstract: This paper discusses the critical reliability challenges for Integrate Circuit: high-k gate dielectrics and copper/low-k interconnects, which are the approach and route for the development of CMOS.Key words: reliability; high-k; copper interconnects; low-k; fail

3、ure mechanism1 引言 随着半导体技术的发展，COMS尺寸将不断按比例缩小，目前，最小特征线宽已达90nm。栅极电介质层厚度越来越薄，金属化布线宽度越来越细，原有的材料和工艺导致器件失效的可能性也急剧增加，这就迫切需要采用新材料和新工艺。新材料和新工艺的出现，给半导体技术带来了空前的可靠性挑战。栅极电介质层厚度的减小，使很快将达到其物理极限。未来几年内栅极电介质层的等效氧化层厚度（Equivalent Oxide Thickness, EOT）将减小到1nm以下。在这个厚度上，通过的隧穿电流不可忽略，必定会产生绝缘击穿及其可靠性问题。根据 （1）式中，k为相对介电常数，为真空介电常

4、数，s为金属电极面积，d为电介质层厚度。高k材料既能达到厚度要求，又能减小隧穿电流。高k材料有很多，比如、等，这些高k材料在材料性能以及电性能方面各不相同，如：介电常数、势垒高度、载流子传输机制等。最近的研究表明，及其硅化物最有希望取代CMOS器件中的成为新的栅极电介质。高k栅极电介质的出现带来了一系列可靠性问题。其中，最主要的是高k栅极电介质的击穿机理。 集成电路制作技术已进入ULSI阶段，金属化布线必须向多层化和微细化发展，为了减小互连引线的延迟时间（RC），根据 （2）式中，R为引线的电阻，C为互连系统的电容，为互连材料的电阻率，l为连线长度，为引线厚度，为介质层厚度，为介电常数。Cu互

5、连/低k介质将取代Al互连/。Cu互连/低k介质也将带来一系列的可靠性问题。对于铜互连，最重要的可靠性失效机理是电迁移；对于低k介质，主要的可靠性问题是材料性能和TDDB。2 栅极电介质的击穿机理击穿包括硬击穿和软击穿。硬击穿就是本征击穿、固有击穿；软击穿为准击穿、预击穿，软击穿的发生并不会导致栅极电介质的完全击穿，但是发生软击穿后，漏电流会显著增大，而器件发生多次软击穿后，将可能引起整个栅极电介质层的击穿，器件失效。图1所示为栅极电介质的击穿特性，包括软击穿和硬击穿。此图为EOT=1.4nm，栅极电压为-2.8V，栅极电介质面积为的经时介质击穿（Time Dependent Dielectr

6、ic Breakdown, TDDB）图。电流密度随时间的延长而变化。根据变化的原因，失效机理可分为三个部分：电荷陷阱、软击穿和硬击穿。与类似，高k材料与衬底的界面和高k材料本身都存在电荷陷阱等缺陷，这是这是材料本身以及制作工艺的缺陷，这些电荷陷阱会形成微弱的扩散流。软击穿可以认为是这种扩散流和隧穿电流的共同作用所致。软击穿区域的电流波动是由于电荷的俘获-解俘获所致。硬击穿即固有击穿，它主要与材料本身性质、栅极电介质厚度和面积有关。图1 栅极电介质的击穿特性（EOT=1.4nm）为了更好的理解击穿失效机理，通常建立其统计模型。栅极电介质的统计分布通常用威布尔分布 （3）其中，为形状参数，为尺度

7、参数。值决定了威布尔分布函数曲线的形状，而曲线的不同形状反映出失效分布类型不同，对应于不同的失效物理机理。是评估栅极电介质可靠性的重要参数。图2 软、硬击穿的威布尔分布比较图2所示为软、硬击穿的威布尔分布，此图中EOT=1.4nm，栅极电介质面积为。从图中可以看出在同一栅极电压下，软击穿总是先于硬击穿，且软、硬击穿的形状参数值不同，硬击穿的=2，软击穿=1.4，即对应于不同的失效机理。3电迁移电迁移是运动中的电子与金属原子相互交换动量的结果，金属原子沿电子流方向迁移时，就会在原有位置上形成空洞，同时，在铝原子迁移堆积形成丘状（hillock）凸起，前者将使引线开路或断裂，而后者会造成光刻的困难

8、和多层布线之间的短路。金属原子迁移引起的一方向空洞和另一方向积累可以用以下方程来描述： （4）其中，D是有效扩散系数，C是扩散金属原子浓度，k是波尔兹曼常数，T是温度。 引起电迁移的“电子风”是，其中，是有效电荷数，e是电子电量，是金属电阻率，j是电流密度。第二项是阻止电迁移的金属原子积累反应力梯度，其中，是有效原子数量。为了满足更高的电流密度（j）和k值更低的低-k介质的要求（更低的反应力梯度），必须减小有效扩散系数D来阻止金属原子漂移的增加（J）。图3 铝互连（上）和铜互连（下）的横截面图3所示为铝互连和铜互连的横截面。从图中可以看出铝互连和铜互连的区别。与铝相比，铜有其独特的化学性能，因

9、此，铜引线的制作工艺与铝的不同，需要使用大马士革法（Dual Damascene）刻蚀。对于铜互连，铜/cap界面是电迁移的最快扩散通道，铜孔（via）是用来连接上下层引线的。相比铝互连的钨孔，铜孔是比较脆弱的一个连接。铜互连电迁移一般都于铜孔有关，在没有明显工艺缺陷的情况下，没有铜孔的铜互连比存在铜孔的结构有更稳固的抗电迁移性能，没有铜孔的铜互连的电迁移失效时间也比铝互连长很多。因此，铜互连存在两种不同的电迁移失效模式：通孔损耗和引线损耗。当电子流从下面的通孔流入上面的引线时，在通孔中形成空洞，通孔损耗失效发生；当电子流从上面的通孔流进下面的引线时，在引线中形成空洞，引线损耗失效发生。图4所

10、示为两种失效模式的区别。图4 两种电迁移失效模式：（a）通孔损耗和（b）引线损耗在评估电迁移失效时，常用对数正态分布，对于铜互连，也可以用对数正态分布 （5）式中，、是两个参数，为均值，为标准方差。4 低k介质低k材料非常疏松，机械强度和弹性模量都很低。由于很低的弹性模量，低k介质对铜原子的制约更小了，从而导致了电迁移失效的增加；由于很差的热导率，加剧了铜的焦耳发热问题，从而限制了铜的电流传输能力。低k介质由于材料疏松导致的可靠性问题很多，见图5。图5低k介质的疏松性导致的可靠性挑战低k介质相对于，很容易产生绝缘击穿，从而使过去只出现在栅极电介质的经时介质击穿（TDDB）也成为了低k介质可靠性

11、的一个重要问题。通过对cap/低k介质界面和liner, cap, 低k介质三者相接触点的TDDB分析，这些地方对工艺诱导破坏和电迁移性能（铜原子的移动）非常敏感。研究也表明，TDDB性能会随着低k介质疏松度的增加而降低。5 总结综上所述，通过对高k栅极电介质的软、硬击穿失效机理，铜互连电迁移的影响因素以及低k介质的材料特性和TDDB的研究，来应对其带来的可靠性挑战，从而促进集成电路的更快发展。当然，高k栅极电介质和Cu互连/低k介质也还有很多问题有待于进一步的研究。参考文献：1 Richard Blish, Ted Dellin, Steve Huber, et al. Critical R

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