FPGA中的时序分析和设计PPT课件

1、2021/3/91FPGA中的时序分析和设计中的时序分析和设计2021/3/92本课程涉及的内容 时序基础 时序分析 时序优化 时序约束 同步设计 跨时钟域 设计案例2021/3/93l时序基础 时序分析和设计是为了回答以下问题：时序分析和设计是为了回答以下问题：为什么同一个FPGA烧写程序在同一个板卡上时好时坏？ 为什么同一个FPGA烧写程序在不同批板卡上表现不一？ 设计是否已经稳定？有多大裕量？怎样更稳定？设计是否可以跑得更快，怎样跑得更快？怎样对设计进行完整有效的约束，怎样确定约束是否完整和合理？为什么要进行同步设计，怎样进行同步设计？怎样进行跨时钟域的设计？2021/3/94l时序基础

2、 数字域上的采样（最简模型）数字域上的采样（最简模型） 物理模型时序模型2021/3/95l时序基础 数字域上的采样（内部模型）数字域上的采样（内部模型）物理模型时序模型2021/3/96l时序基础 数字域上的采样（接口模型）数字域上的采样（接口模型）物理模型时序模型2021/3/97l时序基础 数字域上的采样（全模型）数字域上的采样（全模型） FPGA FPGA中的时序包括两大部分：中的时序包括两大部分： 1, 1,接口的时序。接口的时序。 2, 2,内部的时序。内部的时序。 INCLKOUTDQCLRPREDQCLRPRE组合逻辑延时CLR2021/3/98l时序分析（模型） 三种路径:时

3、钟路径数据路径1.异步路径*时钟路径异步路径数据路径异步路径DQCLRPREDQCLRPRE两种分析:同步路径 时钟 & 数据路径1.异步路径* 时钟 & 异步信号*在本例中异步路径是指控制寄存器异步信号的路径2021/3/99l时序分析（发射沿 & 锁存沿） CLK发射沿锁存沿Data ValidDATA发射沿:“源寄存器”的输入端锁存信号的时钟沿锁存沿:“目的寄存器”的输入端锁存信号的时钟沿。 通常发射沿到锁存沿的路径是时序分析工具分析的路径，在有时钟频率约束的情况下，分析和布线工具会保证发射沿到锁存沿小于一个时钟周期(多周期路径除外)。2021/3/910l时序分

4、析（建立时间 & 保持时间） 建立时间:时钟沿到来之前，数据必须稳定的最短时间。保持时间:时钟沿到来之后，数据必须稳定的最短时间。建立时间和（或）保持时间不满足是采样出错的根本原因。DQCLRPRECLKTh采样窗DATATsu时钟数据时钟边沿前后，数据均需有个稳定期，以确保准确采样2021/3/911l时序分析（数据延时时间） 数据延时时间= Tclk1 + Tco +TdataCLKREG1.CLKTclk1Data ValidREG2.DTdata发射沿Data ValidREG1.QTcon从发射沿到数据到达目的寄存器输入端的时间REG1PRED QCLRREG2PRED QC

5、LRTclk1TCOTdata2021/3/912l时序分析（时钟延时） 时钟延时时间 = Tclk2 CLKREG2.CLKTclk2锁存沿n从时钟输入引脚到采样寄存器时钟引脚的延时REG1PRED QCLRREG2PRED QCLRTclk22021/3/913l时序分析（时钟歪斜/抖动） CLKREG2.CLK时钟歪斜n从时钟输入引脚到采样寄存器时钟引脚的延时REG1PRED QCLRREG2PRED QCLRTclk2REG2.CLK 时钟歪斜/抖动通常都是PS级，在常用S6.C3.V5芯片中甚至是100PS级，在分析时序时加一定的裕量就可以不考虑2021/3/914l时序分析（建立时

6、间余量） Tclk2REG2.CLKn在锁存沿到来之前，实际数据稳定的时间超出能正确采样的Tsu的余量。n建立时间余量大于0是采样稳定的必要条件。TsuCLKREG1.CLKTclk1Data ValidREG2.DTdataData ValidREG1.QTco Setup Slack发射沿锁存沿REG1PRED QCLRREG2PRED QCLRTclk1TCOTdataTclk2Tsu2021/3/915l时序分析（保持时间余量） n在锁存沿到来之前，实际数据稳定的时间超出能正确采样的的余量。n保持时间余量大于0是采样稳定的必要条件。REG2.CLKTclk2ThCLKREG1.CLKT

7、clk1Data ValidREG2.DTdataData ValidREG1.QTcoHoldSlack锁存沿REG1PRED QCLRREG2PRED QCLRTclk1TCOTdataTclk2Th2021/3/916l时序分析（恢复/移除时间） 恢复时间:在时钟沿到来之前，数据已经稳定的最短时间。移除时间:在时钟沿到来之后，数据保持稳定的最短时间。跟同步信号的建立时间和保持时间是类似的概念。DQCLRSETCLKTremValidASYNCTrecCLKASYNC2021/3/917l时序分析（异步和同步） 尽量用同步设计。异步信号一般只在没有时钟的情况下需要复位/置位操作时使用。同步

8、等于所有的动作在时钟这个口令员的口令下同时动作，整齐划一，稳定性可靠。异步等于各信号各自为政，需要设计者搞清他们的关系，把他们都控制和安排好。异步设计不是不可以，但是增大了设计者的工作量，增加了设计的复杂度。ASSPreg1PRED QCLRFPGA/CPLDreg2PRED QCLROSCFPGA/CPLDreg1PRED QCLRreg2PRED QCLR用同步信号控制异步接口（芯片间）用同步信号控制异步接口（芯片内）Data arrival pathData arrival pathData required pathData required path2021/3/918l时序分析（I

9、O接口分析）n 接口时序分析必须考虑外部接口芯片的时序特性n 接口时序分析包括外部走线的延时特性 FPGA/CPLDFPGA/CPLDreg1PRED QCLRreg2PRED QCLRCL*TdataTclk1Tclk2TCOTsu/ThOSC数据延时路径数据到达路径数据采样路径2021/3/919l时序分析（IO接口分析）n 接口时序分析必须考虑外部接口芯片的时序特性n 接口时序分析包括外部走线的延时特性 2021/3/920l时序优化（软件优化选项）QuartusQuartus：ISE:ISE: 2021/3/921l时序优化（软件优化选项）QuartusQuartus：ISE:ISE:

10、 2021/3/922l时序优化（软件优化的作用）n 平衡不同的寄存器级在延时路径中的比重 DQDQDQ7 ns8 nsDQDQDQ10 ns5 ns2021/3/923l时序优化（软件优化的作用）n 调整关键路径的走线方式 fgab - criticalLUTLUTcdeLUTLUTfgaecdb2021/3/924l时序优化（软件优化的作用）n 使不同的级数之间延时变小 N2021/3/925l时序优化（软件优化的作用）n 较少扇出 2021/3/926l时序优化（更改设计） n增加寄存器把多级组合逻辑切断n系统延时组成：逻辑延时，走线延时n 什么情况下需要这样做：60/40法则：逻辑延时

11、大于总延时的60%，需要切断2021/3/927l时序优化（更改设计） VHDL VerilognIF嵌套过多可能造成风险2021/3/928l时序优化（更改设计） IF 多层嵌套综合结果2021/3/929l时序优化（更改设计） Tclk2extTclk2int增加寄存器级数，对接口寄存器，可以放到IOB中2021/3/930l时序优化（更改设计） Tclk1extTclk1int2021/3/931l时序优化（总结）n组合逻辑层次过多组合逻辑层次过多n信号扇出过大信号扇出过大n接口时序紧张接口时序紧张n某些慢路径不满足高时钟频率某些慢路径不满足高时钟频率n整个通路中，总某一部分不满足时整个通路中，总某一部分不满足时序序n设计运行的结果时好时坏设计运行的结果时好时坏方法问题n插入寄存器切断组合逻辑插入寄存器切断组合逻辑n复制信号减