计算机组成原理_阵列乘法器的设计

1、欢迎下载沈阳航空航天大学课课 程程 设设 计计 报报 告告课程设计名称：计算机组成原理课程设计计算机组成原理课程设计课程设计题目：阵列乘法器的设计与实现阵列乘法器的设计与实现院（系）：计算机学院专 业：计算机科学与技术班 级：学 号：姓 名：指导教师：完成日期：2014年1月10日欢迎下载目目 录录第第 1 章章 总体设计方案总体设计方案.11.1 设计原理.11.2 设计思路.21.3 设计环境.3第第 2 章章 详细设计方案详细设计方案.32.1 总体方案的设计与实现.42.1.1 总体方案的逻辑图.42.1.2 器件的选择与引脚锁定.42.1.3 编译、综合、适配.52.2 功能模块的设

2、计与实现.52.2.1 一位全加器的设计与实现.62.2.2 4 位输入端加法器的设计与实现.72.2.3 阵列乘法器的设计与实现.10第第 3 章章 硬件测试硬件测试.133.1 编程下载.13 3.2 硬件测试及结果分析.13参考文献参考文献.15附附 录（电路原理图）录（电路原理图）.16欢迎下载第 1 章 总体设计方案1.1 设计原理设计原理 阵列乘法器采用类似人工计算的方法进行乘法运算。人工计算方法是用乘数的每一位去乘被乘数，然后将每一位权值对应相加得出每一位的最终结果。如图 1.1 所示，用乘数的每一位直接去乘被乘数得到部分积并按位列为一行，每一行部分积末位与对应的乘数数位对齐，体

3、现对应数位的权值。将各次部分积求和，即将各次部分积的对应数位求和即得到最终乘积的对应数位的权值。 为了进一步提高乘法的运算速度，可采用大规模的阵列乘法器来实现，阵列乘法器的乘数与被乘数都是二进制数。可以通过乘数从最后一位起一个一个和被乘数相与，自第二位起要依次向左移一位，形成一个阵列的形式。这就可将其看成一个全加的过程，将乘数某位与被乘数某位与完的结果加上乘数某位的下一位与被乘数某位的下一位与完的结果再加上前一列的进位进而得出每一位的结果，假设被乘数与乘数的位数均为 4 位二进制数，即 m=n=4,AB 可用如下竖式算出，如图 1.1 所示。 X4 X3 X2 X1 =A Y4 Y3 Y2 Y

4、1 =B X4Y1 X3Y1 X2Y1 X1Y1 X4Y2 X3Y2 X2Y2 X1Y2 X4Y3 X3Y3 X2Y3 X1Y3 (进位) X4Y4 X3Y4 X2Y4 X1Y4 Z8 Z7 Z6 Z5 Z4 Z3 Z2 Z1 图图 1.11.1 ABAB 计算竖式计算竖式 X4 ,X3 ,X2 ,X1 ,Y4 ,Y3 ,Y2 ,Y1为阵列乘法器的输入端，Z1-Z8为阵列乘法器的输出端，该逻辑框图所要完成的功能是 实现两个四位二进制既 A(X)*B(Y)的乘法运算，其计算结果为 C(Z) (其中 A(X)=X4X3X2X1 ，B(Y)=Y4Y3Y2Y1，C(Z)=Z8Z7Z6Z5Z4Z3Z2Z

5、1而且输入和输出结果均用二进制表示 )。阵列乘法器的总原理如图 1.2 所示。欢迎下载 图图 1.21.2 阵列器的总原理图阵列器的总原理图1.2设计思路设计思路 （1）整体部分：阵列乘法器采用的是先逐位求解部分积，本课程设计要完成 X 与 Y 的乘法运算(X=X4X3X2X1,Y=Y4Y3Y2Y1)， 采用自上而下的设计方法，顶层设计采用 8 输入和 8 输出的一个自设置芯片，芯片内部封装 16 个模块，构成44 的乘法阵列，如图 1.3 所示，阵列的每一行送入乘数 Y 的每一位数位，而各行错开形成的每一斜列则送入被乘数的每一数位。 图图 1.31.3 阵列乘法器阵列乘法器 4444 阵列阵

6、列（2）单元部分：设计整体框图中的每一个细胞模块实现的功能是计算部分积和向高位的进位。（3）仿真部分：将整个电路连接好以后即可进行仿真，用以验证设计是否0 X10 X20X30X4Y40Y30Y10Y2021763458全加&进位入XiYi部分积出进位出部分积入X1 Z1 X2 Z2X3 Z3X4 Z4Y1 Z5Y2 Z6Y3 Z7Y4 Z8 欢迎下载正确。主要需要仿真的部分有：一位全加器、4 输入加法器以及整体电路图。（4）采用硬件描述语言进行电路设计并实现给定的功能，设计的原理图经编译、调试后形成*.bit 文件并下载到 XCV200 可编程逻辑芯片中，经硬件测试验证设计的正确性。 阵列乘

7、法器是由十六个模块组成，每一个模块构包括一个与门和一位全加器。具体的各个模块的设计在模块设计中一一呈现。1.3 设计环境设计环境（1）硬件坏境：伟福 COP2000 型计算机组成原理实验仪、XCV200 实验板、微机。具体内容如下：COP2000 实验仪：COP2000 计算机组成原理实验系统由实验平台、开关电源、软件三大部分组成实验平台上有寄存器组 R0-R3、运算单元、累加器 A、暂存器B、直通/左移/右移单元、地址寄存器、程序计数器、堆栈、中断源、输入/输出单元、存储器单元、微地址寄存器、指令寄存器、微程序控制器、组合逻辑控制器、扩展座、总线插孔区、微动开关/指示灯、逻辑笔、脉冲源、20

8、 个按键、字符式 LCD、RS232 口。XCV200 实验板：在 COP2000 实验仪中的 FPGA 实验板主要用于设计性实验和课程设计实验，它的核心器件是 20 万门 XCV200 的 FPGA 芯片。用 FPGA 实验板可设计 8 位 16 位和 32 位模型机（2）软件坏境：Xilinx foundation f3.1 设计软件、COP2000 仿真软件。Xilinx foundation f3.1 是 Xilinx 公司的可编程期间开发工具，该平台功能强大，主要用于百万逻辑门设计。该系统由设计入口工具、设计实现工具、设计验证工具三大部分组成。COP2000 集成开发环境是为 COP

9、2000 实验仪与 PC 机相连进行高层次实验的配套软件，它通过实验仪的串行接口和 PC 机的串行接口相连，提供汇编、反汇编、编辑、修改指令、文件传送、调试 FPGA 实验等功能，该软件在 Windows 下运行。欢迎下载第 2 章 详细设计方案2.1 总体方案的设计与实现总体方案的设计与实现本课设采用自上而下的设计方法，其顶层方案图实现 44 位阵列乘法器的逻辑功能，采用原理图设计输入方式完成，把 16 个细胞模块封装在自设置的芯片内，电路实现基于 XCV200 可编程逻辑芯片。在完成原理图的功能设计后，把输入/输出信号安排到 XCV200 指定的引脚上去，实现芯片的引脚锁定，即在每一个 I

10、PAD 与 OPAD 都锁定一个引脚。2.1.1 总体方案的逻辑图总体方案的逻辑图顶层图形文件主要由四位被乘数输入端(X4X3X2X1)、四位乘数输入端(Y4Y3Y2Y1)和八位乘积输出端(Z8Z7Z6Z5Z4Z3Z2Z1)。44 阵列乘法器总设计框图可利用 Xilinx foundation f3.1 模块实现顶层图形文件的设计，顶层图形文件结构如图 2.1 所示。图图 2.12.1 4444 阵列乘法器总设计框图阵列乘法器总设计框图2.1.2 器件的选择与引脚锁定器件的选择与引脚锁定（1 1）器件的选择）器件的选择硬件设计环境以伟福 COP2000 型计算机组成原理实验仪和 XCV200

11、实验板为硬件平台，采用 Xilinx foundation f3.1 设计工具和 COP2000 仿真软件。（2 2）引脚锁定）引脚锁定把顶层图形文件中的输入/输出信号安排到 Xlinx XCV200 芯片指定的引脚欢迎下载上去，实现芯片的引脚锁定，各信号及 Xlinx XCV200 芯片引脚对应关系如表2.1 所示。表表 2.12.1 信号和芯片引脚对应关系信号和芯片引脚对应关系阵列乘法器内部 信号 原理图中的信号XCV200 芯片引脚 Y4 YY4P41 Y3 YY3P40 Y2 YY2P39 Y1 YY1P38 X4 XX4P36 X3 XX3P35 X2 XX2P34 X1 XX1P3

12、3 Z8 ZZ8P125 Z7 ZZ7P124 Z6 ZZ6P109 Z5 ZZ5P108 Z4 ZZ4P107 Z3 ZZ3P99 Z2 ZZ2P93 Z1 ZZ1P782.1.3 编译、综合、适配编译、综合、适配利用 Xilinx foundation f3.1 对顶层图形文件进行编译、综合、优化、逻辑分割、适配和布线，生成可供时序仿真的文件和器件下载编程文件。2.2 功能模块的设计与实现功能模块的设计与实现 44 阵列乘法器的每一个模块都是由一个两输入与门和一个全加器组成的，设计时将与门和全加器使用原理图输入设计方式实现阵列乘法器一个模块的功能。下面分成三大块：由小单元器件模块到最终阵列

13、乘法器大功能模块（其中包括：功能表，仿真图）欢迎下载2.2.1 一位全加器的设计与实现一位全加器的设计与实现 2.2.1.12.2.1.1 功能描述功能描述 一位全加器指两个多位二进制数中的某一位的加法运算电路，其输入变量有 3 个：被加数 XN、加数 YN、低一位的进位输入 CIN；输出变量有 2 个：产生的和 FN 和进位输出 COUT。一位全加器的真值表如表 2.1 所示。 表表 2.22.2 一位全加器真值表一位全加器真值表 XN YN CINCOUTFN0 0 0000 0 1010 1 0010 1 1101 0 0011 0 1001 1 0001 1 111由表可写出逻辑表达式

14、如下： COUTN=（YN）,(CIN)(XN),+ （XN）,(CIN),(YN)+ （YN）,(CIN),(XN)+ （YN）(CIN)(XN) FN=（YN）(CIN)(XN),+ （XN）(CIN)(YN),+ （YN）(XN)(CIN),+ （YN）(CIN)(XN)化简结果如下： COUTN=(XN)(YN)+CIN(XNYN) FN=XNYNCIN2.2.1.22.2.1.2 电路图电路图 根据逻辑表达式的化简结果可得一位全加器的逻辑图，如下图 2.2 所示：欢迎下载 图图 2.22.2 一位全加器的电路图一位全加器的电路图 一位全加器可以由两个与门，三个异或门及一个或门构成，X

15、N,YN,CIN 分别表示乘数与被乘数的一位二进制数和来自低位的进位。2.2.1.32.2.1.3 功能仿真功能仿真 仿真调试主要验证设计电路逻辑功能、时序的正确性，用高电平代表输入的二进制数为 1，低电平代表输入的二进制数为 0，本设计中主要采用功能仿真方法对设计的一位全加器电路进行仿真。（1）建立仿真波形文件及仿真信号选择：）建立仿真波形文件及仿真信号选择： 功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，选定的仿真信号和设置的参数如功能表 2.1 所示。图图 2.32.3 一位全加器的功能仿真图一位全加器的功能仿真图（2 2）功能仿真结果与分析）功能仿真结果与分

16、析 上图 2.3 是一位全加器的功能仿真波形结果，而仿真数据结果如表 2.1 所示，当输入分别为 000、001、010、011、100、101、110、111 时，相对应的输出分别为 00、01、01、10、01、00、00、11，对表与仿真图的结果进行对比，可以看出功能仿真结果是正确的，进而说明电路设计正确性2.2.2 4 位输入端加法器的设计与实现位输入端加法器的设计与实现2.2.2.12.2.2.1 功能描述功能描述 4 位输入端加法器是在一位全加器的基础之上加上一个与门所构成，其真值表如表 2.3 所示。 表表 2.32.3 4 4 位输入端加法器真值表位输入端加法器真值表XIN Y

17、IN PARTINCNINCNOUTPARTOUT0 0 00000 0 11100 1 0000欢迎下载0 1 11101 0 00001 0 11001 1 00101 1 11110 0 01000 0 10100 1 01000 1 10101 0 01001 0 10101 1 01011 1 1011 其中 XIN、YIN 表示乘数与被乘数多位二进制中的一位二进制数,CNIN 表示进位输入,CNOUT 表示进位输出,PARTOUT 表示部分积 。2.2.2.2 电路图 4 位输入端加法器可以由一个与门和一位全加器构成，加法器的逻辑图如下图 2.4 所示： 图图 2.42.4 4 4

18、 位输入端加法器电路图位输入端加法器电路图 注：AND 表示两个逻辑量相与，XOR 表示两个逻辑量相异或，OR 表示两个逻辑量相或。阵列乘法器由十六个相同的基本乘法器模块构成，每一个模块的内部图如上图 2.4 所示，由四个输入端（XIN，YIN，PARTIN，CNIN） ，两个输出端（PARTOUT，CNOUT）组成。实现 XIN，YIN 与完后和 PARTIN，CNIN 相加后，PARTOUT 输出部分积结果加到同一列的下一行的模块上，CNOUT 输出结果加到同一行的下一列的模块上。依次类推将结果输出。2.2.2.3 功能仿真仿真调试主要验证设计电路逻辑功能、时序的正确性，用高电平代表输入欢

19、迎下载的二进制数为 1，低电平代表输入的二进制数为 0，本设计中主要采用功能仿真方法对设计的 4 端输入加法器电路进行仿真。（1）建立仿真波形文件及仿真信号选择：）建立仿真波形文件及仿真信号选择： 功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，选定的仿真信号和设置的参数如功能表 2.3 所示。 图图 2.52.5 4 4 位输入端加法器的功能仿真图位输入端加法器的功能仿真图（2 2）功能仿真结果与分析）功能仿真结果与分析 功能仿真波形结果如图 2.5 所示，仿真数据结果如表 2.3 所示。对表 2.3与仿真图 2.5 的结果进行对比，当输入分别为0000、0011、

20、0100、0111、1000、1011、1100、1111、0001、0010、0101、0110、1001、1010、1101、1110，相对应的输出分别为00、10、00、10、00、00、10、11、00、10、00、10、00、10、01、11，可以看出功能仿真结果是正确的，进而说明电路设计正确性2.2.2.4 4 输输入端加法器的封装入端加法器的封装 为了能在图形编辑器（原理图设计输入方式）中调用此器件，需要为此器件创建一个元件图形符号，可用 Xilinx Foundation3.1 编译器的 Create Symbol 模块实现。此元件如下图 2.6 所示（为图 2.4 的封装图）

21、 。 欢迎下载 图图 2.62.6 4 4 位输入端加法器的封装图位输入端加法器的封装图 2.2.3 阵列乘法器的设计与实现阵列乘法器的设计与实现2.2.3.1 功能描述44 阵列乘法器可以由 16 个 4 输入加法器模块构成，一个模块由三个与门、三个异或门和一个或门组成。输入方式采用原理图输入设计方式。四个输入为 XIN、YIN、PARTIN，CNIN，两个输出为 PARTOUT、CNOUT。X1、X2、X3、X4为阵列乘法器的四个被乘数输入端 Y1、Y2、Y3、Y4为四个乘数输入端。将输入输出连接在模块上。Z1、Z2、Z3、Z4、Z5、Z6、Z7、Z8为八个乘积的输出端。阵列乘法器的部分真

22、值表如下表 2.4 所示。表表 2.42.4 阵列乘法器部分真值表阵列乘法器部分真值表X1-X4 Y1-Y4Z8-Z1 0100 011100001100 0101100000010100 0110101000011110 1000111000001111 1111101001001011 1011010110000010 0101001101111000 1001010000010110 1111 1111111000012.2.3.2 电路图阵列乘法器的电路图如下图 2.7 所示欢迎下载 图图 2.72.7 4444 阵列乘法器电路图阵列乘法器电路图 2.2.3.3 功能仿真仿真调试主要验

23、证设计电路逻辑功能、时序的正确性，用高电平代表输入的二进制数为 1，低电平代表输入的二进制数为 0，本设计中主要采用功能仿真方法对设计的 4 端输入加法器电路进行仿真。 图图 2.82.8 4444 阵列乘法器功能仿真图阵列乘法器功能仿真图（1）建立仿真波形文件及仿真信号选择：）建立仿真波形文件及仿真信号选择：欢迎下载 功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，选定的仿真信号和设置的参数如功能表 2.4 所示。（2 2）功能仿真结果与分析）功能仿真结果与分析 功能仿真波形结果如图 2.8 所示，仿真数据结果如表 2.4 所示。对表 2.4与仿真图 2.8 的结果

24、进行对比，当 X、Y 输入的分别为01000111、01011000、01101010、10001110、11111010、10110101、01010011、10010100、11111111，相对应的输出结果分别为00001100、00010100、00011110、00001111、01001011、10000010、01111000、00010110、11100001（此仿真图从 Z8到 Z1的顺序看） ，可以看出功能仿真结果是正确的，进而说明电路设计正确性。 欢迎下载第 3 章硬件测试3.13.1 编程下载编程下载利用 COP2000 仿真软件的编程下载功能，将得到 ADD.bit 文件下载到XCV200 实验板的 XCV200 可编程逻辑芯片中。3.23.2 硬件测试及结果分析硬件测试及结果分析 利用 XCV200 实验板进行硬件功能测试。阵列乘法器的输入数据通过XCV200 实验板的输入开关 k4 实现，输出数据通过 XCV200 实验板的发光二极管LED 指示灯实现，其对应关系如表 3.2 所示。表表 3.13.1XCV200XCV200 实验板信号对应关系实验板信号对应关系XCV200 芯片引脚信号XCV200 实验板锁脚号XCV200 实验板对应的开关X1P033K4：0X2P034K