FPGAverilog数字系统设计考试题

1、 山东理工大学FPFA技术及应用(A)试卷纸（A）卷 2011-2012 学年第 二 学期 班级： 姓名： 学号： 装订线.适用专业09电科1、2考核性质考试开卷命题教师考试时间100分钟题号一二三四五六七八九十十一总分得分评阅人复核人 一、填空(30分) 1、$display(“result=%b”,5b01010 | 5b11111) 显示： 2、$display(“result=%b”,!(4'b1110 | 4'b1001) 显示： 3、若a=4'b1110，b=4'b1001，则$display(“result=%b”,a,b,a+b) 显示： 4、假

2、设仿真开始时间为时刻0，画出以下描述的S信号波形图。 initialbegin#2 S=1;#5 S=0;#3 S=1;#4 S=0;#2 S=1;#5 S=0;end波形图: 5、写出仿真如下top_alu模块后屏幕上应显示的信息： _ timescale 1ns/1nsmodule top_alu;wire 7:0 out;reg 2:0 op;reg 7:0 d1,d2;initialbegind1=8h3e;d2=8h52;op=3b011;#10 $display(“ouput=%d”,out);#10 $stop;endalum(out,op,d1,d2);endmoduledef

3、ine plus 3'd0define minus 3'd1define band 3'd2define bor 3'd3define unegate 3'd4module alu (out,opcode,a,b);output 7:0 out;input 2:0 opcode;input 7:0 a,b;reg 7:0 out;always (opcode or a or b)begincase(opcode)plus: out=a+b;minus: out=a-b;band: out=a&b;bor: out=a|b;unegate: out

4、=a;default: out=8'hx;endcaseendendmodule 共 4 页 第 1页山东理工大学FPFA技术及应用(A)试卷纸（A）卷 2011-2012 学年第 二 学期 班级： 姓名： 学号：装订线. 二、根据功能模块写出Verilog描述（35分）1、写出每个及连接在一起的逻辑功能模块Verilog描述(忽略逻辑部分)。2、写出以下逻辑电路的门级结构Verilog描述和行为Verilog描述。 3、编写二、2逻辑电路的测试模块。 共 4 页 第 2 页山东理工大学FPFA技术及应用(A)试卷纸（A）卷 2011-2012 学年第 二 学期 班级： 姓名： 学号：

5、 装订线.三、 根据要求设计逻辑电路（35分）1. 设计检测串行序列的逻辑电路，要求当检测到110时输出高电平脉冲。画出状态图，写出verilog描述。 xclkrstz2设计一能进行4、8分频的分频器，写出分频器和测试模块的Verilog描述。 clkclk4clk8reset 分频clkresetclk4clk8测试 共4 页 第 3 页山东理工大学FPFA技术及应用(A)试卷纸（A）卷 2011-2012 学年第 二 学期 班级： 姓名： 学号： 装订线.3、设计3位二进制码（Binary）到格雷码（Gray）的编码器，写出Verilog描述，码表如下： 二进制码（Binary）格雷码（

6、Gray）000000001001010011011010100110101111110101111100 共4 页 第 4页答案一、填空（30分）1、result=111112、result=04、2534255、output=126说明：每小题6分，共30分。二、(35分)1、module m2(data,ena,out);input ena;input 7:0data;output out;.endmodulemodule m1(data,ena,c);input ena;output 7:0data;output c;endmodulemodule m (ena,out);input

7、ena;wire 7:0data;wire c;output out;m1 m1_inst(data,ena,c);m2 m2_inst(data,c,out);endmodule2、module m (A,B,C);input A,B;output C;assign C=AB;endmodulemodule m (A,B,C);input A,B;wire S1,S2,S3,S4;output C;not n1(S1,A);not n1(S2,B);and a1(S3,A,S2);and a2(S4,S1,B);or o(C,S3,S4);endmodule3、include “m.v”ti

8、mescale 1ns/1nsmodule test_m;reg A,B;wire C;initialbeginA=0;B=0;#1000 $stop;endalways # 10 A=A;always # 20 B=B;endmoduleinclude “m.v”timescale 1ns/1nsmodule test_m;reg A,B;wire C;initialbeginA=0;B=0;#10 A=1;#10 B=1;#10 A=0;#10 $stop;endm m_inst(A,B,C)；endmodule 或module m31(clk,rst,x,z);input clk,rst

9、,x;output z;reg 1:0state;parameter idle=2b00, S0=2b01,S1=2b10, S2=2b11;always (posedge clk)if(rst)state<=idle;elsecase(state)Idle:if(x)state<=S0;elsestate<=idle;S0:if(x)state<=S1;elsestate<=idle;S1:if(!x)state<=S2;elsestate<=S1;S2:if(x)state<=S0;elsestate<=idle;default:sta

10、te<=idle;endcaseassignz=(state=S2)?1b1:1b0;endmodule答案不限上述两种，只要实现功能即可。三、（35分）1、idleS0S2S11/1/0/1/0/0/1/0/=1module m32(clk,reset,clk4,clk8);input clk,reset;output clk4,clk8;reg 2:0state;parameter S0=3b000, S1=3b001,S2=3b010, S3=3b011,S4=3b100, S5=3b101,S6=3b110, S7=3b111;always (posedge clk)if(res

11、et)state<=S0;elsecase(state)S0: state<=S1;S1: state<=S2;S2: state<=S3;S3: state<=S4;S4: state<=S5;S5: state<=S6;S6: state<=S7;S7: state<=S0;default:state<=S0;endcaseassignclk4=(state=S0 or state=S1)?1b1:1b0;assignclk8=(state=S0 or state=S1 or state=S2 or state=S3)?1b1:1

12、b0;endmodule2、include “m32.v”timescale 1ns/1nsmodule test_m;reg clk,reset;wire clk4,clk8;initialbeginreset=1;clk=0;#15 reset=0;#1000 $stop;endalways # 10 clk=clk;m32 inst_m32(clk,reset,clk4,clk8);endmodule答案不限于上述描述，以实现功能描述为准。module m33(din,dout);input 2:0din;output 2:0dout;reg 2:0dout;always (din)case