第9章集成电路模块级设计

1、集成电路设计技术与工具集成电路设计技术与工具 第九章第九章 集成电路模块级设计集成电路模块级设计内容提要内容提要v9.1 引言引言v9.2 数字逻辑电路模块级设计数字逻辑电路模块级设计v9.3 模拟电路模块级设计模拟电路模块级设计v9.4 IP设计设计简介简介v9.5 本章小结本章小结9.1 引引 言言人工或半自动设计方法：人工或半自动设计方法：设计效率低、设计周期长。设计效率低、设计周期长。 随着集成电路规模的不断扩大，基于晶体管级的电路仿真变得越来越困随着集成电路规模的不断扩大，基于晶体管级的电路仿真变得越来越困难，尤其是对于模拟集成电路而言，不仅电路的难，尤其是对于模拟集成电路而言，不仅

2、电路的仿真过程变长仿真过程变长而且而且仿真的仿真的收敛性也变差收敛性也变差。为了提高设计效率、缩短设计周期：为了提高设计效率、缩短设计周期：集成电路模块级设计集成电路模块级设计。集成电路模块级设计集成电路模块级设计空间含义空间含义：首先首先将复杂的电路划分为若干模块将复杂的电路划分为若干模块，各个设计小组各个设计小组按照统一的标准并行设计各自的模块按照统一的标准并行设计各自的模块，然后分别完成然后分别完成各个模块的晶体管级电路仿真和版图验证各个模块的晶体管级电路仿真和版图验证，最后在此基础上完成整个最后在此基础上完成整个系统的集成系统的集成。 其优点是：其优点是：由多个设计小组协同完成一个复杂

3、的设计，发挥了群体的作由多个设计小组协同完成一个复杂的设计，发挥了群体的作用，为实现更为优化的电路设计提供了条件用，为实现更为优化的电路设计提供了条件。9.1 引引 言言 集成电路模块级设计方法还有集成电路模块级设计方法还有时间含义时间含义。 把一些基本的、常用的电路模块预先按一定的规则设计出来把一些基本的、常用的电路模块预先按一定的规则设计出来并经过工艺验证，供本人、本设计团队或其他设计团队在需要并经过工艺验证，供本人、本设计团队或其他设计团队在需要时调用时调用。 其优点是：其优点是：知识重用、成果共享、节省人力、节省时间和减知识重用、成果共享、节省人力、节省时间和减少风险少风险。 纵上所述

4、，集成电路的模块应该具有这样的特征：纵上所述，集成电路的模块应该具有这样的特征：功能相对功能相对独立、能够完成一种基本功能、具有可重用性独立、能够完成一种基本功能、具有可重用性。集成电路的模块：集成电路的模块：数字电路数字电路（成熟）和（成熟）和模拟电路模拟电路（不成熟）。（不成熟）。“自底向上自底向上”设计路线，模块设计过程：设计路线，模块设计过程：根据晶体管仿真结果根据晶体管仿真结果提取电路宏模型提取电路宏模型。9.2 数字逻辑电路模块级设计数字逻辑电路模块级设计一、模块级宏模型一、模块级宏模型v 设计好的晶体管级数字电路可以首先被简单设计好的晶体管级数字电路可以首先被简单抽象为：抽象为：

5、对所有的输入执行逻辑运算来产生一对所有的输入执行逻辑运算来产生一个或多个输出个或多个输出。例如：。例如：ioVV 二输入与非门二输入与非门 反相器反相器BAININOUT二输入或非门二输入或非门 BAININOUT传输门传输门 CINOUT 晶体管级的数字逻辑电路输入输出电平的变化可以晶体管级的数字逻辑电路输入输出电平的变化可以被抽象为被抽象为高一级别的布尔代数描述高一级别的布尔代数描述，表现为，表现为功能相对功能相对独立并且具有一定功能独立并且具有一定功能的模块。的模块。 这些模块这些模块不再涉及具体的晶体管连接，也不再关心电路不再涉及具体的晶体管连接，也不再关心电路结构，只是对电路逻辑行为

6、的抽象结构，只是对电路逻辑行为的抽象，这就是数字逻辑电，这就是数字逻辑电路的模块级宏模型。路的模块级宏模型。用逻辑函数来描述的宏模型属于用逻辑函数来描述的宏模型属于行为级宏模型行为级宏模型。 模块划分的模块划分的基本原则基本原则是：各功能模块之间的是：各功能模块之间的连线尽连线尽可能少可能少、接口清晰接口清晰、规模合理规模合理、便于独立加以性能描便于独立加以性能描述和应用述和应用。 二、宏模型的电气特性二、宏模型的电气特性 v模块的模块的一阶特性描述一阶特性描述只考虑模块最基本的功能，只考虑模块最基本的功能，不反映模块的电气特性和其不反映模块的电气特性和其他物理特性他物理特性，例如，对非门电路

7、来说，并没有考虑其上升时间、下降例如，对非门电路来说，并没有考虑其上升时间、下降时间、延迟时间、电源电压、逻辑电平、功耗和面积等时间、延迟时间、电源电压、逻辑电平、功耗和面积等性能。性能。v模块的模块的二阶特性描述二阶特性描述包含电气特性的模型包含电气特性的模型。在完成逻辑功能抽象的同时，还。在完成逻辑功能抽象的同时，还给出电路的驱动能力、漏电流功耗、面积、一定负载时给出电路的驱动能力、漏电流功耗、面积、一定负载时的上升的上升/下降时间等信息。下降时间等信息。需要采用需要采用VHDL或或Verilog两种数字电路硬件描述语言来两种数字电路硬件描述语言来描述这些电特性。描述这些电特性。三、版图布

8、局与布线三、版图布局与布线大规模的数字集成电路一般可以采用大规模的数字集成电路一般可以采用基于标准单元基于标准单元库的自动布局布线库的自动布局布线来完成版图设计。来完成版图设计。中小规模或速度和面积需要特别优化的数字电路，中小规模或速度和面积需要特别优化的数字电路，可以或必须采用可以或必须采用手工的版图设计手工的版图设计方法完成模块级版图方法完成模块级版图设计。设计。采用采用层次化层次化的版图设计方法，调用各设计好的门电的版图设计方法，调用各设计好的门电路版图，然后进行布局和布线路版图，然后进行布局和布线 。注重版图的注重版图的规整性规整性 。三、版图布局与布线三、版图布局与布线输入总线输入锁

9、存器全加器单元输出锁存器输出总线时钟一个加法器的布局规划一个加法器的布局规划 9.3 模拟电路模块级设计模拟电路模块级设计 从模拟电路的从模拟电路的线性特征线性特征和和非线性特征非线性特征两个方两个方面来讨论如何将设计好的晶体管级模拟电路抽面来讨论如何将设计好的晶体管级模拟电路抽象成高一级别的宏模型。象成高一级别的宏模型。一、线性电路宏模型一、线性电路宏模型 线性模拟电路线性模拟电路，如小信号放大器、运算放大器等，如小信号放大器、运算放大器等，可以可以通过构造二端口或多端口等效网络的方法实现从通过构造二端口或多端口等效网络的方法实现从晶体管级到模块级的抽象晶体管级到模块级的抽象。这种端口等效网

10、络可以借。这种端口等效网络可以借助于助于SPICE程序中的四种受控源程序中的四种受控源来加以描述。来加以描述。关心的不再是网络内部晶体管级的电路拓扑、器件参数关心的不再是网络内部晶体管级的电路拓扑、器件参数等具体细节，等具体细节，而是采用诸如而是采用诸如Y参数和参数和Z参数等端口网络参数从宏观角度参数等端口网络参数从宏观角度来描述电路的功能，来描述电路的功能，所得到的宏模型属于所得到的宏模型属于构造法宏模型构造法宏模型。 一、线性电路宏模型一、线性电路宏模型 与数字电路宏模型类似，模拟电路的宏模与数字电路宏模型类似，模拟电路的宏模型描述也有一阶模型和二阶模型之分。型描述也有一阶模型和二阶模型之

11、分。 一阶模型一阶模型 反映模块重要功能的性能参数。反映模块重要功能的性能参数。 二阶模型二阶模型 在某些情况下可以忽略的性能参数。在某些情况下可以忽略的性能参数。+-+-ZoZi+-+VinVoutVosIos2+-ViAvVi- 根据根据一阶模型一阶模型，无法得到其共模抑制比、带宽、建立，无法得到其共模抑制比、带宽、建立时 间 等 重 要 特 性 。 因 此 包 括时 间 等 重 要 特 性 。 因 此 包 括 CMRR、 电 源 抑 制 比、 电 源 抑 制 比（PSRR）、高阶零极点传递函数、压摆率、噪声源、输）、高阶零极点传递函数、压摆率、噪声源、输出电压范围、功耗等参数的模型可认为

12、是运算放大器的出电压范围、功耗等参数的模型可认为是运算放大器的二二阶模型阶模型。 运算放大器运算放大器一阶模型一阶模型示例示例 二、非线性电路宏模型二、非线性电路宏模型 非线性模拟电路非线性模拟电路包括非线性功率放大器包括非线性功率放大器PA、压控振荡器压控振荡器VCO和混频器等。以和混频器等。以VCO为例，当为例，当完成晶体管级的设计后，无论是环形完成晶体管级的设计后，无论是环形VCO还是还是LC VCO，理想情况下，理想情况下，VCO输出的信号频率输出的信号频率是控制电压是控制电压Vcont的线性函数：的线性函数：contVCOFRoutVK FR为为VCO的的“自由振荡自由振荡”频率，单

13、位为频率，单位为rad；KVCO为为VCO的的“增益增益”，单位为，单位为rad/(s V) 在锁相环路中，压控振荡器输出对环路起作用的在锁相环路中，压控振荡器输出对环路起作用的不是瞬时角频率而是它的瞬时相位，而相位是频不是瞬时角频率而是它的瞬时相位，而相位是频率对时间的积分。率对时间的积分。 contVCOFRoutVK tdttVKtdtt0t0contVCOFRout dttVKtcontt0VCO压控振荡器在锁相环路中起了一次积分作用，被压控振荡器在锁相环路中起了一次积分作用，被称为锁相环路中的称为锁相环路中的固有积分环节固有积分环节。 当不考虑当不考虑VCO的相位噪声等二阶特性时，其

14、一的相位噪声等二阶特性时，其一阶模型为：阶模型为： 这个例子说明，非线性模拟电路虽然不能够像这个例子说明，非线性模拟电路虽然不能够像线性模拟电路那样，通过线性元件构造等效电路线性模拟电路那样，通过线性元件构造等效电路的方法实现从晶体管级到模块级的抽象，但可以的方法实现从晶体管级到模块级的抽象，但可以使用使用数学函数数学函数对其行为进行抽象，所获得的宏模对其行为进行抽象，所获得的宏模型属于型属于行为级宏模型行为级宏模型。 三、版图布局与布线三、版图布局与布线 好的模拟集成电路版图可以好的模拟集成电路版图可以将串扰、失配、将串扰、失配、噪声等效应减至最小噪声等效应减至最小。 晶体管级的版图设计主要

15、侧重于晶体管级的版图设计主要侧重于器件的版图器件的版图设计和布局布线设计和布局布线， 模块级的版图设计主要侧重于各模块级的版图设计主要侧重于各模块的布局模块的布局以及模块间的连线以及模块间的连线。敏感的模拟电路中摆幅的模拟电路大摆幅的模拟电路低速数字电路高速数字电路数字输出缓冲器数模混合数模混合IC版图布局示例版图布局示例 了解各模块特点：了解各模块特点：大信号大信号vs.小信号小信号高压大功率高压大功率vs.低低压小功率压小功率大电流路径大电流路径vs.小小电流路径电流路径合理的布局分割：合理的布局分割：敏感的模块加敏感的模块加保保护环，护环，PN结隔离结隔离等等v当模拟电路和数字电路设计在

16、同一衬底上时，还需当模拟电路和数字电路设计在同一衬底上时，还需要考虑要考虑电源线和地线的布线电源线和地线的布线。v通常，数字和模拟电路通常，数字和模拟电路采用各自独立的电源和地线采用各自独立的电源和地线管脚可以达到最好的抗干扰效果，减小耦合噪声管脚可以达到最好的抗干扰效果，减小耦合噪声。 模拟电路数字电路焊盘管脚管脚焊盘焊盘管脚焊盘管脚数模混合数模混合IC的电源和地布线的电源和地布线 9.4 IP设计简介设计简介 IP（Intellectual Property）的的含义是含义是“知知识产权识产权”，是目前集成电路设计中的一种新概，是目前集成电路设计中的一种新概念。念。 通常讲的通常讲的IP核

17、（核（IP Core）是指是指已经设计优已经设计优化好、经过验证、功能复杂、可以嵌入到其他化好、经过验证、功能复杂、可以嵌入到其他电路中重复使用的集成电路模块电路中重复使用的集成电路模块。 减轻了设计工程师的负担，避免了重复劳动，减轻了设计工程师的负担，避免了重复劳动，提高了设计效率，缩短了产品进入市场的周期。提高了设计效率，缩短了产品进入市场的周期。一、一、IP的发展的发展 v 最初，各工艺加工厂为扩大业务，便以精心最初，各工艺加工厂为扩大业务，便以精心设计并经过工艺验证的标准单元吸引设计并经过工艺验证的标准单元吸引IC设计师，设计师，向他们免费提供数据资料。向他们免费提供数据资料。 v 如

18、今的如今的IP已经成为已经成为IC设计的一项独立技术，设计的一项独立技术，成为实现成为实现SOC设计的技术支撑，成为设计的技术支撑，成为ASIC设设计方法学中的学科分支。计方法学中的学科分支。 二、二、IP设计的层次设计的层次 vIP内核模块：内核模块：行为行为（Behavior）、）、结构结构（Structure）和）和物理物理（Physical）。）。v对应有主要描述功能行为的对应有主要描述功能行为的“IP软核软核（Soft IP Core）”、完成结构描述的、完成结构描述的“IP固核固核（Firm IP Core）”和基于物理描述并经过工和基于物理描述并经过工艺验证的艺验证的“IP硬核硬

19、核（Hard IP Core）”三个层三个层次。次。v相当于集成电路（器件或部件）的毛坯、半相当于集成电路（器件或部件）的毛坯、半成品和成品的设计技术。成品和成品的设计技术。 IP软核软核通常是以某种通常是以某种硬件描述语言（硬件描述语言（HDL）文本文本提交给用户。提交给用户。已经过已经过RTL设计优化设计优化和和功能验证功能验证，但不包含任何，但不包含任何具体的具体的物理信息物理信息。根据根据HDL文本，用户可以综合出正确的门电路级文本，用户可以综合出正确的门电路级网表，并可以进行后续的结构设计，具有较大的网表，并可以进行后续的结构设计，具有较大的灵活性灵活性，可以很容易地借助，可以很容易

20、地借助EDA自动综合工具与自动综合工具与其他外部逻辑电路结合成一体，根据各种不同的其他外部逻辑电路结合成一体，根据各种不同的半导体工艺，设计成具有不同性能的器件。半导体工艺，设计成具有不同性能的器件。又称为又称为虚拟组件虚拟组件（Virtual Component, VC ） 。 IP硬核硬核是基于某种半导体工艺的是基于某种半导体工艺的物理设计物理设计。已有固定的已有固定的拓扑布局拓扑布局和和具体工艺具体工艺，并已经过工艺，并已经过工艺验证验证，具有可保证的性能。，具有可保证的性能。其提供给用户的形式是其提供给用户的形式是电路物理结构掩膜版图电路物理结构掩膜版图和和全套工艺文件全套工艺文件，是可以直接使用的全套技术。，是可以直接使用的全套技术。与软核相比，利用硬核进行集成电路设计受到的与软核相比，利用硬核进行集成电路设计受到的限制多，但是限制多，但是容易一次流片成功容易一次流片成功，其进行知识产，其