数字逻辑第六章

1、6- 1 第 6章 时序逻辑电路 6.3 时序逻辑电路设计6.2 时序逻辑电路分析*6.4 序列信号发生器6.1 时序逻辑电路概述6- 26.1 时序逻辑电路概述分析图分析图6 6-1 1-1 1所示时序电路所示时序电路结论(结构特点): 第一，包含组合逻辑电路和存储电路两部分。第二，组合电路至少有一个输出反馈到存储电路的输入端，存储电路的状态至少有一个作为组合电路的输入，与其他输入共同决定电路的输出。1TC1CPQ&X&ZT & 输n出方程：Z = QX CP发状态n+1nnnnT触器方程：Q=T Q +T Q CP =XQ +XQ CP6- 3由T触发器的状态方程和

2、电路的输出方程，可以画出电路的工作波形图。CPXQZQZ(a)(b)(c)(d) 电路工作波形 逻辑点特：任何时刻电路的输出不仅取决于该时刻的输入信号，而与这一时刻输入信号作用之前电路原来所处的状态有关 ，即与以前的输入信号和输出有关 6- 4时序逻辑电路的一般框图描述 输出方程 Z(tn)F X(tn),Q (tn)激励方程 W (tn) GX(tn),Q (tn)状态方程 Q (tn+1) HW(tn),Q (tn)组 合 逻辑 电 路存储电路X(x1,x2,xn)Z(z1,z2,zn)W(w1,w2,wn)Q(q1,q2,qn)6.1 时序逻辑电路概述6- 5时序逻辑电路的分类 按时钟脉

3、冲作用时刻分:同步时序逻辑电路异步时序逻辑电路按电路输出特点分:米里(Mealy)型摩尔(Moore)型 (米里型的特例)6.1 时序逻辑电路概述6- 66.2 时序逻辑电路分析 根据给定逻辑电路，确定电路的类型，找出电路的逻辑功能 时序逻辑电路分析建立在组合逻辑电路和触发器分析方法的基础上，主要利用状态转移真值表、状态方程、状态转移图、时序图等工具进行分析 常见的典型时序逻辑电路有：数码寄存器、移位寄存器，同步计数器、异步计数器等分析目的6- 76.2.1 时序逻辑电路的分析步骤1.分析给定逻辑图，确定是同步还是异步时序逻辑电路，如果是异步时序逻辑电路，需逐级确定每个触发器的时钟方程2.根据

4、逻辑图，逐级写出每个触发器的激励方程即W (tn) GX(tn),Q (tn)3.根据激励方程逐级写出每个触发器的状态方程即Q(tn1)H W(tn),Q (tn)；写出电路的输出方程即Z(tn)F X(tn),Q (tn)4.根据状态方程、输出方程列出电路的状态转移表，画出状态转移图5.画出时序图6.概括电路的逻辑功能6- 86.2.1 时序逻辑电路的分析步骤例1 分析图示时序逻辑电路C11J1KQ3Q1CPC11J1KC11K&1J&Q1Q2ZQ2Q3123解 各触发器的时钟脉冲都是CP，所以它是同步时序逻辑电路。(1)写激励方程nnnnnnnnnnQK,QQJQK,QQJ

5、QQK,QQJ23123321322312316- 9(2)写状态方程和输出方程nnQQZ13CPQQQQQQCPQQQQQQCPQQQQQQQnnnnnnnnnnnnnnnnnnn32312132321312123123116.2.1 时序逻辑电路的分析步骤C11J1KQ3Q1CPC11J1KC11K&1J&Q1Q2ZQ2Q31236- 10(3)列状态转移表输出Z次 态初 态序号nQ3nQ2nQ113nQ12nQ11nQ偏离状态000010010011101102010010301101141011015000100000111100100101006.2.1 时序逻辑电路

6、的分析步骤CPQQQQQQCPQQQQQQCPQQQQQQQnnnnnnnnnnnnnnnnnnn3231213232131212312311nnQQZ136- 11(4)画状态转移图000001011/0nQ3nQ2nQ1/Z/0/0/0/1010110/0101111100/06.2.1 时序逻辑电路的分析步骤输出Z次 态初 态序号nQ3nQ2nQ113nQ12nQ11nQ偏离状态/1100111011020100103011011410110150001111001001010000001001000006- 12(5)画工作波形（时序图）CPQ1ZQ2Q36.2.1 时序逻辑电路的分析

7、步骤0000000000000001111111116- 13(5)结论 通过分析可见，这是一个同步时序逻辑电路，它没有外输入，在时钟脉冲作用下每6个时钟周期产生一次状态循环，同时产生输出；这个循环称为有效循环，有效循环内包含有6个有效状态。此外还有两个偏离状态，但是，最多经历两个时钟脉冲的作用，偏离状态便可自动地引入有效循环，常称此类电路具有“自启动性” 。电路的输出是Z，输出Z只与触发器状态有关，所以它是摩尔（Moore）型同步时序逻辑电路。 概括起来，该电路是一个具有自启动性的6进制计数器 6.2.1 时序逻辑电路的分析步骤6- 146.2.2 寄存器、移位寄存器数码寄存器 触发器具有记

8、忆功能，可以存储二进制数码，D触发器就是一位数码寄存器，多个D触发器可构成多位数码寄存器 各触发器在时钟CP作用下，将D输入端的数据存入触发器，所以这里的CP称为存数指令 CP(存数指令）C11DQ1D1C11DQ2D2C11DQ3D3C11DQ4D4123443211,iDQini6- 156.2.2 寄存器、移位寄存器移位寄存器 CP(移存脉冲）C11DQ1vIC11DQ2C11DQ3C11DQ43214左移移位寄存器CP(移存脉冲）C11DQ1vIC11DQ2C11DQ3C11DQ41234右移移位寄存器4321111,iQQ,vQniniIn1231114,iQQ,vQniniIn6-

9、 16双向移位寄存器BMQMQ,QMQMQQMQMQ,QMMAQnnnnnnnnnn21113122413314CP1DQ41DQ31DQ21DQ1C1C1C1C112341D1D1D1D1&1&1&1&1ABM右移输入左移输入控制(移存脉冲)6.2.2 寄存器、移位寄存器6- 17移位寄存器应用串行数据转换成并行(串入并出)CP(移存脉冲）C11DQ1C11DQ2C11DQ3C11DQ41234C11DQ55&D1D2D3D4D5串行输入并行输出指令通常数据有串行和并行两种传输、处理方式，数据输入时分为串入、并入，数据输出时分为串出、并出；移位寄存器可

10、以实现这两种方式之间的转换6.2.2 寄存器、移位寄存器6- 18移位寄存器应用串行数据转换成并行1100Q1Q2Q3Q4Q5CP并行输出11100D1D2D3D4D510011DO100115100141003102110Q5Q4Q3Q2Q1No.6.2.2 寄存器、移位寄存器6- 19移位寄存器应用并行数据转换成串行,MDQQ,MDQQ,MDQQ,MDQQ,MDQInnInnInnInnIn3213541521124314111CP1DQ11DQ21DQ31DQ4C1C1C1C143211D1D1D1D&RDRM&11DC151D&RRRRDI1DI2DI3DI4D

11、I5Q5输出并行取样6.2.2 寄存器、移位寄存器6- 20移位寄存器应用并行数据转换成串行1000010010009101008010107并入101016100005110004011003串行输出001102并入100111000000Q5Q4Q3Q2Q1序号6.2.2 寄存器、移位寄存器6- 21移位寄存器应用并行数据转换成串行CP并行采样RDQ1Q2Q3Q4Q5DI5DI4DI2DI111001DI301110100010006.2.2 寄存器、移位寄存器6- 22移位寄存器应用脉冲节拍延迟Q1QnQ2DtnTCPCP6.2.2 寄存器、移位寄存器6- 23移位寄存器应用构成移存型计

12、数器（以后再讨论）二进制数2或2将数据逐位左移1位，最低位填0，相当于将原数据乘以2 例如 0110 ;(6)10 1100 ;(62)10将数据逐位右移1位，最高位填0，相当于将原数据除以2 例如 0110 ;(6)10 0011 ;(62)106.2.2 寄存器、移位寄存器6- 24集成移位寄存器 CT54LS/74LS195Q3Q2Q1Q0D3D2D1D0RCPQ3SH/LDCRKM1SHIFTM2LOADC3/1J1,3J1,3K2,3D2,3DSRG4CT54LS/74LS195逻辑符号输入端子D0D3 并行数据输入J、K 串行数据输入CP 时钟输入CR 异步清0输入 SH/LD 控

13、制输入SH/LD0 并行置入数据输出端子Q0Q3 并行数据输出Q3 串行数据输出SH/LD1 数据右移位6.2.2 寄存器、移位寄存器6- 25集成移位寄存器 CT54LS/74LS195Q3Q3Q2Q1Q0D3D2D1D0KJCPSH/LDCR011111110111000111011d3d3d2d1d0d3d2d1d001100000Q0nQ0nQ1nQ2nQ2nQ0nQ1nQ2nQ2nQ2nQ2nQ1nQ0nQ0nQ0nQ0nQ1nQ1nQ2nQ2nQ2nQ3nQ3n输 入输 出4位右移移位寄存器功能表6.2.2 寄存器、移位寄存器6- 26集成移位寄存器 CT54LS/74LS195应

14、用 Q3Q2Q1Q0D3D2D1D0CPQ3SH/LDCRKJ SRG4CT74LS195Q3Q2Q1Q0D3D2D1D0CPQ3SH/LDCRKJ SRG4CT74LS195Q2Q1Q0Q3Q6Q5Q4CPCR串行输入DI并行输出0 17位串行并行转换器6.2.2 寄存器、移位寄存器6- 27集成移位寄存器 CT54LS/74LS195应用 d3d2d1d0SH/LDCRK)(J Q2Q1Q0Q3Q6 (2)Q5(1)Q4(0)CPDIQ7 (3)d6d5d4010000000001111111111110111111d6d5d6d4d5d6d3d4d5d6d2d3d4d5d6d1d2d3d

15、4d5d601111101111011101011010DId60111111DI= d6 d5 d4 d3 d2 d1 d06.2.2 寄存器、移位寄存器6- 28集成移位寄存器 CT54LS/74LS195应用 Q3Q2Q1Q0D3D2D1D0CPQ3SH/LDCRKJ SRG4CT74LS195Q3Q2Q1Q0D3D2D1D0CPQ3SH/LDCRKJ SRG4CT74LS195CPCR串行输出0 DI0 DI1 DI2DI3 DI4 DI5 DI61&启动7位并行串行转换器6.2.2 寄存器、移位寄存器6- 29集成移位寄存器 CT54LS/74LS195应用 SH/LDCRK

16、)(J Q2Q1Q0Q3Q6 (2)Q5(1)Q4(0)CP1Q7 (3)01000000000111111111111001111101111011101011010DI60111111启动1111111DI6DI0DI1DI2DI3DI4DI5DI0DI1DI2DI3DI4DI5DI0DI1DI2DI3DI4DI0DI1DI2DI3DI0DI1DI2DI0DI1DI0DI0 DI1 DI2 DI3DI4DI5与非运算6.2.2 寄存器、移位寄存器6- 306.2.3 同步计数器加法（增量）计数器减法（减量）计数器可逆计数器二进制计数器非二进制计数器可变进制（模值）计数器计数器分类按计数器的

17、时钟控制类型分同步计数器和异步计数器按计数器的计数规律分按计数器的计数进制（模值）分6- 316.2.3 同步计数器计数 统计时钟脉冲的个数 计数器 能够完成对时钟脉冲计数操作的电路称为计数器，它是数字系统中使用最多的电路之一，几乎所有的数字设备中都有计数器计数器的用途 计数器的最基本的用途当然是计数；除此之外，计数器还能实现分频、定时、数字运算等操作6- 32同步二进制计数器CPC11J1KQ3RDC11J1KC11K1J&Q1Q2ZQ4123C11K1J&4&nnnnnnQQQKJQQKJQKJKJ123441233122111nnniiiQQQKJ121 nnnn

18、QQQQZ12346.2.3 同步计数器6- 33同步二进制计数器输出ZN(t)S(t)序号输出ZN(t)S(t)序号10101010110011001111000011111111Q4 Q3 Q2 Q17654321000000000Q4 Q3 Q2 Q11111000011001100101010101000015000010111114011100011113001100101112010100001111000100110110011000010190010001001801000Q4 Q3 Q2 Q1Q4 Q3 Q2 Q1同步4位二进制加法计数器状态转移表6.2.3 同步计数器同步二

19、进制计数器6- 34同步二进制计数器nnnnnnQQQKJQQKJQKJKJ123441233122111nnniiiQQQKJ121 nnnnQQQQZ1234同步二进制减法计数器的激励方程同步二进制减法计数器的输出方程6.2.3 同步计数器同步二进制计数器6- 35同步二十进制计数器nnnnnnnnnnnQKQQQJQQK,QQJQK,QQJK,J141234123123121421111nnQQZ14C11J1KQ3RDC11KC11K1J&Q1Q2ZQ4123C11K1J&4&1J&Q4CP6.2.3 同步计数器6- 369100001001980100

20、1000187000011110760111001106500110101054010100010430001011003201100010021001001000100100000000Q1Q2Q3Q4Q1Q2Q3Q4S(t)代表的十进制数输出ZN(t)S(t)序号二十进制加法计数器状态转移表6.2.3 同步计数器同步二十进制计数器6- 371111011100101011101100110010110111010101Q1Q2Q3Q4Q1Q2Q3Q4N(t)S(t)二十进制加法计数器偏离状态转移表000011116.2.3 同步计数器同步二十进制计数器6- 38同步二十进制加法计数器状态转

21、移图/ZnQ3nQ2nQ1nQ4/0/000000001001000110100/0/0/0/001010110011110001001/0/0/0/1/011101111110111001010/0/1/11011/1/0有效状态偏离状态6.2.3 同步计数器6- 39同步二十进制加法计数器工作波形CPQ1Q2Q3Q4Z6.2.3 同步计数器6- 40计数进制，计数模值，循环长度，分频 计数器从初始状态开始，在时钟脉冲的作用下状态发生转移，经过M个时钟脉冲之后，计数器又回到初始状态，同时产生进位输出，并开始新的一轮计数，故称其为M进制计数器，或称为模M计数器；由于在它的有效循环内包含M个有效

22、状态又称其循环长度为M。M就是计数器的计数进制，又是计数模值，也是循环长度 计数器的输出脉冲周期与时钟脉冲周期有M倍的关系即TZMTCP或fZ fCP(1 /M ) ，输出脉冲的频率为时钟频率的M分之一，称M分频6.2.3 同步计数器6- 41集成同步计数器CT54/74161Q3Q2Q1Q0D3D2D1D0CT=0CPLDCRM1M2C5/2,3,4+1,5DCOCT54/74161逻辑符号CTPG3G43CT=15CTTCTRDIV161234输入端子D0D3 并行数据输入CTT 计数控制输入CP 时钟输入CR 异步清0输入 LD 置入控制输入输出端子Q0Q3 数据输出CO 进位输出CTP

23、 计数控制输入6.2.3 同步计数器6- 42集成中规模同步计数器CT54/74161CT54/74161(CT54/74160)功能表保 持0111触发器保持， CO0011计 数1111d3d2d1d0d3d2d1d00100000Q3Q2Q1Q0D3D2D1D0CPCTPCTTLDCR输 出输 入CT54/74161是4位二进制同步计数器(异步清除) CO = Q3Q2Q1Q0CT54/74160是十进制同步计数器(异步清除) CO = Q3Q0 6.2.3 同步计数器6- 43CRCPQ0Q1Q2Q3LDD0D1D2D3C0CTPCTT6- 44常见中规模集成同步计数器4位二进制同步计

24、数器(异步清除)：CT54LS/74LS161、 CC40161十进制同步计数器(异步清除)：CT54LS/74LS160、 CC401604位二进制同步计数器(同步清除)：CT54/74163、 CT54S/74S163、 CT54LS/74LS163、 CC40161十进制同步计数器(同步清除)：CT54/74162、 CT54LS/74LS162、 CC40162双时钟触发4位二进制同步加/减计数器：CT54/741934位二进制同步加/减计数器：CT54/74191、 CT54LS/74LS1916.2.3 同步计数器6- 45集成中规模同步计数器双时钟4位二进制同步加/减计数器CT5

25、4/74193功能表保 持1110减法计数110加法计数110d3d2d1d0d3d2d1d00000001Q3Q2Q1Q0D3D2D1D0CPDCPULDCR输 出输 入保 持114位二进制同步加/减计数器CT54/74191功能表( wrong)减法计数 111加法计数01d3d2d1d0d3d2d1d000Q3Q2Q1Q0D3D2D1D0CPU/DCTCR输 出输 入06.2.3 同步计数器6- 46集成中规模同步计数器Q3Q2Q1Q0CTRDIV16CT54/74161CTPCTTLDCPCOCPCTPCTTLDCOCPCTPCTTLDCP1 2 4 81 2 4 81 2 4 8Q7

26、Q6Q5Q4Q11Q10Q9Q8CTRDIV16CT54/74161CTRDIV16CT54/741611当片计数到满值时向高位片进位CO11，此时片计数；当片和片都计数到满值时，CTT1,CTP2同时为1，片计数；这是一个由3片集成同步计数器CT54/74161扩展构成的12位二进制计数器，也可看成是模值为161616=4096的计数器6.2.3 同步计数器6- 476.2.4 异步计数器 异步计数器不同于同步计数器，构成异步计数器的中的各级触发器的时钟脉冲不一定都是计数脉冲，各级触发器的状态转移不是在同一时钟作用下发生转移。因此分析异步计数器时，必须注意首先确定各级触发器的时钟信号 异步计

27、数器的特点是电路结构简单，但是工作速度慢，随着位数的增加，计数器从受到时钟触发到状态稳定状态的建立，时延大大增加6- 486.2.4 异步计数器例 分析图示异步计数器电路1T1CQ11T1CQ21T1CQ31T1CQ4CPRD1234解 电路由4个T触发器构成，除第一级触发器的时钟 是CP外，以后各级触发器的时钟都是前一级触发器的输出Q，各级触发器的输入T都为1，所以CP1CPCP2Q1CP3Q2CP4Q334444441423333331312222221211111111QQCPQTQTQQQCPQTQTQQQCPQTQTQCPQCPQTQTQnnnnnnnnnnnnnnnn6- 49N(

28、t)S(t)序号N(t)S(t)序号10101010110011001111000011111111Q4 Q3 Q2 Q17654321000000000Q4 Q3 Q2 Q1111100001100110010101010000015000111111411100111130110101112101000111100101101101100010190100100181000Q4 Q3 Q2 Q1Q4 Q3 Q2 Q1异步4位二进制加法计数器状态转移表6.2.4 异步计数器6- 50例 分析图示异步计数器电路解 电路的时钟方程1J1CQ11J1CQ21J1CQ3CPRD123&1K1

29、K1KRRR23233121nnnnQCPQQCPQCPQCPCPCP6.2.4 异步计数器6- 511, 11, 11,33221231KJKJKQQJnn各级触发器的激励方程23313121212311nnnnnnnnnnQCPQQQQQQCPQQQQ各级触发器的状态方程6.2.4 异步计数器6- 520000CP1001001CP0Q1100102CP1101103CP0Q10Q210014CP00CP0101CP0Q11CP0011CP111111CP0Q10Q20偏离状态异步计数器状态转移表CP3=(0CP+0) CP3=(0CP+0) CP3=(0CP+1) CP3=(0CP+Q2

30、)CP3=(1CP+0)CP3=(1CP+0)CP3=(1CP+1) CP3=(1CP+Q2)CP3=(Q3 CP+Q2) N(t)S(t)序号nQ3nQ2nQ113nQ12nQ11nQCPCP3 CP2 CP1列状态转移表6.2.4 异步计数器6- 53画工作波形和状态转移图CPCP1CP2CP3Q1Q2Q3CP3Q3Q2Q1100000011001010111110101分析结论：这是一个具有自启动性的模5异步计数器6.2.4 异步计数器6- 54集成中规模异步计数器CT54LS/74LS29025Q3Q2Q1Q0CP1R0ACP0R0BS9AS9BFF2FF3FF1FF0 CT54LS/

31、74LS290内部包含4个触发器，CP0独立触发FF0实现二分频，CP1独立触发FF1、FF2、FF3构成的五分频计数器；设置了异步清0输入R0A、 R0B和异步置9输入S9A、S9B； 通过CT54LS/74LS290的两种时钟连接方式可实现 8421BCD 和 5421BCD计数。所以常称 CT54LS/74LS290为2510进制异步计数器6.2.4 异步计数器6- 55集成中规模异步计数器CT54LS/74LS290输 出000000计 数001001110100111000000110000011Q3Q2Q1Q0CPS9BS9AR0BR0A输 入CT54LS/74LS290功能表6.

32、2.4 异步计数器6- 56集成中规模异步计数器CT54LS/74LS2901100010010000000Q0Q1Q2Q31110011010100010100100018421BCD计数CP送CP0，Q0接CP125Q3Q2Q1Q0CP1R0ACP0R0BS9AS9BQ0CP6.2.4 异步计数器6- 57集成中规模异步计数器CT54LS/74LS2901100010010000000Q1Q2Q3Q00101100100010010001111015421BCD计数CP送CP1， Q3接CP025Q3Q2Q1Q0CP1R0ACP0R0BS9AS9BQ0CP6.2.4 异步计数器6- 58常

33、见集成中规模异步计数器4位二进制异步计数器：CT54/74197 、 CT54S/74S197、 CT54LS/74LS197、 CT54/74293 、CT54LS/74LS293 十进制异步计数器：CT54/74196、 CT54LS/74LS196 双4位二进制异步计数器：CT54/74393、 CT54LS/74LS3937位二进制异步计数器： CC402412位二进制异步计数器：CC404014位二进制异步计数器：CC4020、CC4060 十进制异步CT54/74196功能表11加法计数01d3d2d1d0d3d2d1d00Q3Q2Q1Q0D3D2D1D0CPCT/LDCR输 出输

34、 入00006.2.4 异步计数器6- 596.3 时序逻辑电路设计 同组合逻辑电路设计一样，时序逻辑电路设计是时序逻辑电路分析的逆过程，根据给定的逻辑功能，设计出能够实现这些功能的逻辑电路。但是设计过程比组合逻辑电路设计要复杂 设计时序逻辑电路时可供选用的数字电路器件有：小规模集成门电路（SSI）、中规模数字集成电路（MSI）、可编程逻辑器件（PLD） 本章中只讨论用SSI和MSI器件设计时序逻辑电路的方法6- 606.3.1 时序逻辑电路设计的一般步骤v分析设计要求v建立原始状态图（或原始状态表）v状态简化v状态分配（状态编码）v选择触发器v求各级触发器的激励方程（或状态方程）和电路的输出

35、方程v验证设计结果(检验自启动性)，如果电路没有自启动性，则需重新进行状态分配设计v画出逻辑图6- 616.3.1 时序逻辑电路设计的一般步骤例 设计一个二进制序列检测电路，当输入二进制序列中连续输入4位码元为1时，电路输出1，否则输出0解 根据题意确定： 输入是二进制序列，在时钟CP作用下逐位输入，输出是检测结果 当第4位码元输入之前，前3位码元序列有8种组合 电路应当记忆这8种组合，可分别用8种电路状态代表这8种组合 各状态之间的转换关系可由检测要求确定6- 62根据分析可得电路框图二进制序列检测电路 二进制序列01001110011111011输出CP根据检测要求分析：设序列向右输入，电

36、路必需记忆前3位连续输入序列：000、100、010、110、001、101、011、111，只有当前3位输入序列为111时，才可能出现4个连续输入1，继而输出1。分别用状态A、B、C、D、E、F、G、H表示各个前3位连续输入序列6.3.1 时序逻辑电路设计的一般步骤6- 63 根据设计要求，确定输入条件和输出变量，确定需要有多少种输入信息的历史状态需要记忆，并分配相应的状态符号，确定原始状态图中有多少个原始状态 把每个状态作为电路当时所处的现状态，根据设计要求考虑各种可能的输入作用，确定该时刻的输出和下一时刻电路的新状态，用转移线连接现状态和新状态，在转移线旁标注该状态下的输入和输出（X/Z

37、）。 若难以准确确定原始状态数时，应以保证其正确性为原则，切忌任何遗漏或错误，此时宁可多设定几个状态，因为多余状态可以在状态简化时消去第一步 建立原始状态图6.3.1 时序逻辑电路设计的一般步骤6- 64ABCDEFGHX/Z0/01/01/10/00/00/01/01/01/00/00/00/01/00/01/01/0 选择一个初始状态出发，每加入一个输入时，便可确定其次态和输出，该次态可能是现状态本身或已有的状态，也可能是新增的状态；持续进行这样的操作，直至每一个现状态向次态的转移和输出都被确定，而且不再构成新的状态为止6.3.1 时序逻辑电路设计的一般步骤6- 65列原始状态表X=1X=

38、0X=1X=0Z(t)N(t)S(t)A00BAB00DC10HGH00FEG00DCF00BAE00HGD00FEC6.3.1 时序逻辑电路设计的一般步骤6- 66第二步 状态简化隐含表法化简隐含表是一种正直角三角形网格表，两个直角边的网格数相同，都等于原始状态表中的状态总数减1。本例中，水平方向是AG，垂直方向是BH，各自缺少一个状态，以使任意两个状态在网格中仅仅交叉相遇一次，在两个状态交叉相遇的网格中，填入的是该状态对在全部输入下的次态。隐含表用于寻找等价状态等价状态可以合并为一个状态，以实现原始状态表的简化6.3.1 时序逻辑电路设计的一般步骤6- 67满足以下两个条件的状态称为等价状

39、态在所有输入条件下，两个状态对应输出完全相同在所有输入条件下，两个状态的转移效果完全相同如果比较两个状态，不满足上述条件 ，则肯定不是等价状态；如果满足上述条件 ，则说明两个状态有等价的可能，还需要继续比较条件，即看其转移效果是否相同6.3.1 时序逻辑电路设计的一般步骤6- 68满足下列条件之一则转移效果完全相同：1) 在所有输入条件下，两个状态的次态一一对应相同（即次态相同）2) 在有些输入条件下，两个状态的次态不相同，但是两个状态互为次态（即次态交错）3) 在有些输入条件下，两个状态的次态不相同，但却可以继续判断次状态是否等价，若次态等价，则两状态等价；该次态称为这两个状态的隐含条件（即

40、次态隐含等价）4) 在有些输入条件下，两个状态与次态的关系构成闭环（即次态循环）此外，等价状态具有传递性6.3.1 时序逻辑电路设计的一般步骤6- 69BCDEFGHA B C D E F G10HGH00FEG00DCF00BAE00HGD00FEC00DCB00BAAX=1X=0X=1X=0Z(t)N(t)S(t)CEDFAEBFGEHFCEDFAEBFACBDGCHDECFDACBDGAHBEAFBCADBEGFHCGDHAGBHCEDFAEBFACBD寻找全部等价状态对6.3.1 时序逻辑电路设计的一般步骤6- 70BCDEFGHA B C D E F GCEDFAEBFGEHFCED

41、FAEBFACBDGCHDECFDACBDGAHBEAFBCADBEGFHCGDHAGBHCEDFAEBFACBDBCDEFGHA B C D E F GCEDFAEBFGEHFCEDFAEBFACBDGCHDECFDACBDGAHBEAFBCADBEGFHCGDHAGBHCEDFAEBFACBDBCDEFGHA B C D E F GCEDFAEBFGEHFCEDFAEBFACBDGCHDECFDACBDGAHBEAFBCADBEGFHCGDHAGBHCEDFAEBFACBDBCDEFGHA B C D E F GCEDFAEBFGEHFCEDFAEBFACBDGCHDECFDACBDGAH

42、BEAFBCADBEGFHCGDHAGBHCEDFAEBFACBD6.3.1 时序逻辑电路设计的一般步骤6- 71BCDEFGHA B C D E F GCEDFAEBFGEHFCEDFAEBFACBDGCHDECFDACBDGAHBEAFBCADBEGFHCGDHAGBHCEDFAEBFACBDBCDEFGHA B C D E F GCEDFAEBFGEHFCEDFAEBFACBDGCHDECFDACBDGAHBEAFBCADBEGFHCGDHAGBHCEDFAEBFACBDBCDEFGHA B C D E F GCEDFAEBFGEHFCEDFAEBFACBDGCHDECFDACBDGAH

43、BEAFBCADBEGFHCGDHAGBHCEDFAEBFACBD(AC)、 (AE)、 (AG) 、(BF) (CE)、 (CG)、 (EG)是等价状态对BCDEFGHA B C D E F GCEDFAEBFGEHFCEDFAEBFACBDGCHDECFDACBDGAHBEAFBCADBEGFHCGDHAGBHCEDFAEBFACBD6.3.1 时序逻辑电路设计的一般步骤6- 72寻找最大等价类 多个等价状态对的集合称为等价类，在此集合中任意两个状态对都等价，即两两等价 任何不被别的等价类包含的等价类，称为最大等价类；用作图法求最大等价类ABCDEFGH最大等价类为(ACEG)(BF)(D

44、)(H)6.3.1 时序逻辑电路设计的一般步骤6- 73选择最大等价类组成等价类集等价类集应满足以下条件v等价类集中需包含原始状态中所有状态，称为“覆盖”，即完整性v等价类集中任意等价类的隐含条件应包含在该等价类集中，是某一等价类或是某一等价类的一部分，称为“闭”，即封闭性v具有“闭”和“覆盖”的等价类集中包含的等价类的种类最少，即最小性满足上述条件的等价类集常称为具有“最小闭覆盖”的等价类集，在本例中由(ACEG)、(BF)、(D)、(H)组成具有最小闭覆盖的等价类集6.3.1 时序逻辑电路设计的一般步骤6- 74合并等价类，列出简化状态表令(ACEG)a、(BF) b、(D) d 、(H)

45、 h,则可将原始状态表简化为简化状态表，并画出简化状态图Z(t)X=1X=0X=1X=0N(t)S(t)a00bab00da10hah00bad简化状态表ahdbX/Z0/01/01/10/01/00/01/00/06.3.1 时序逻辑电路设计的一般步骤6- 75第三步 状态编码（状态分配） 对简化状态表中的各个状态赋予二进制代码，称为状态编码。若状态数为M，则需要的代码位数n，nlg M/ lg2=3.32 M 。状态编码就是根据状态表中给定的现态与次态和输出的关系，确定一组尽可能简单的次态函数和输出函数，即最佳状态编码。显然，任意一次状态分配都有多种编码方案可供选择。状态数M越多，代码位数

46、n越长，可供选择的编码方案就越多（有 种），要在其中选择一种最佳状态编码方案却是比较困难的。所以，实用中常用所谓的“次佳编码法”MnP26.3.1 时序逻辑电路设计的一般步骤6- 76次佳编码法是一种经验方法，一般按照以下原则进行状态分配1) 次态相同的多个现态，应尽可能分配相邻代码(相邻代码是指两个代码中只有一个码元不同,其余码元完全相同)2) 属于同一现态的多个次态，应尽可能分配相邻代码3) 输出相同的状态，应尽可能分配相邻代码通常以原则 1)为主，兼顾其它。所得编码不一定是最佳，但尽可能合理6.3.1 时序逻辑电路设计的一般步骤6- 77本例中的状态分配如下 a00， b01， d11，

47、 h10，据此可将简化状态表改写成状态转移表X=1X=0X=1X=0Z(t)N(t)S(t)Q20 0Q1Q2Q1Q2Q10 00 100 10 01 11 10 01 01 00 01 000000016.3.1 时序逻辑电路设计的一般步骤6- 78第四步 选择存储器类型，确定存储电路的激励输入00 01 11 10010 0 1 10 00 0XQn1Qn2Qn1100 01 11 10010 0 0 10 10 1XQn1Qn2Qn1200 01 11 10010 0 0 00 00 1XQn1Qn2Z根据状态转移表画出各次态和输出卡诺图并进行化简，一般来说，化简过程中如果可以用一个圈圈

48、完全部1，选用D触发器电路较为简单，否则应当选用JK触发器6.3.1 时序逻辑电路设计的一般步骤6- 79若选JK触发器，状态方程为若选D触发器，状态方程为激励方程为激励方程为6.3.1 时序逻辑电路设计的一般步骤11212212121nnnnnnnnnQXQ QXQQXQ QXQ Q2121212,nnnJXQKXJXQKXQ1212112()nnnnnQX QQQXQ21212()nnnDX QQDXQ6- 80第五步 求输出函数第六步 画逻辑图Q2CPC11J1KC11K1&1J&Q1ZQ1Q212X用JK触发器实现CPC11DQ2C11D12&Q2&Q1

49、&ZX用D触发器实现Q16.3.1 时序逻辑电路设计的一般步骤21nnZXQ Q6- 816.3.2 采用小规模集成器件 设计同步计数器例 设计一个模6同步计数器解 模6计数器需要记忆6个状态。显然，对于下列状态图无需再做状态简化，可直接进行状态分配S0S1S2S3S4S5/0/0/0/0/0/16- 826.3.2 采用小规模集成器件设计同步计数器输出Z次 态初 态序号nQ3nQ2nQ113nQ12nQ11nQ000010010011101102111111301101140010015000100000 对这6个状态，至少需要3位代码，其编码方案共有P8 =20160种，这里按移存

50、规律编码，列出状态转移表6 6- 83Q1n1Q2n1Q3n1Z根据状态转移表列出卡诺图6.3.2 采用小规模集成器件设计同步计数器Q1nQ2nQ3n00 01 11 1010010011Q1nQ2nQ3n00 01 11 1010000111Q1nQ2nQ3n00 01 11 1010110010Q1nQ2nQ3n00 01 11 10100010006- 84列偏离状态转移表检验自启动性nQ3nQ2nQ113nQ12nQ11nQ0101011010100101016.3.2 采用小规模集成器件设计同步计数器132121113nnnnnnQQQQQQ322113nnnDQDQDQ323221

51、211313,nnnnnnJQKQJQKQJQKQ32nnZQ Q求状态方程、激励函数和输出函数6- 85消除死循环的方法通常有：重新进行状态分配Q1nQ1n1Q2nQ3nQ2n1Q3n100 01 11 10100 0 10 1 11 1 11 1 01 0 0 0 0 0/1/Z010101011修改后，偏离状态可自动进入有效循环修改设计，即修改激励函数打断死循环利用RD或SD的异步作用，强制脱离死循环6.3.2 采用小规模集成器件设计同步计数器Q1nQ1n1Q2nQ3nQ2n1Q3n100 01 11 10100 0 10 1 11 1 11 1 01 0 0 0 0 0/10 1 01

52、 0 1/Z132121113nnnnnnQQQQQQQ1nQ1n1Q2nQ3nQ2n1Q3n100 01 11 10100 0 10 1 11 1 11 1 01 0 0 0 0 0/10 1 11 0 1/nnnnnnnQQQQQQQ Q6- 86画出逻辑图CPC11DQ2C11D12&Q2&Q1Q3C11D3& Z6.3.2 采用小规模集成器件设计同步计数器6- 87例 设计一个可变模值计数器，当控制信号M0时实现模7计数，当M1时实现模5计数解 通过外输入M的控制，同一个计数器电路可以实现两种模值计数，其中较小模值计数器的状态被包容在较

53、大模值的状态之中S0S1S2S5S4S30/0S60/00/00/00/00/00/1M/ZS0S1S2S5S4S30/0, 1/0S60/0, 1/00/0, 1/00/00/00/00/11/11/0M/Z6.3.2 采用小规模集成器件设计同步计数器6- 88N(t)S(t)序号nQ3nQ2nQ113nQ12nQ11nQ00001001001110110201101131011014010010500100000013nQ12nQ11nQ1001100111010000000Z(t)M=0M=0M=1M=1600100010001列状态转移表6.3.2 采用小规模集成器件设计同步计数器6-

54、 89作卡诺图化简求状态方程和输出方程00 01 11 1000011110MQ3nQ2 Q1nn0 0 10 0 0/1 0 0 0/10 0 10 1 11 1 01 0 01 0 11 0 01 1 00 1 10 1 06.3.2 采用小规模集成器件设计同步计数器1321211132321321()nnnnnnnnnnnnnQQQQQQQMQ Q QQQQ321nnnZQQQ6- 90求激励函数列偏离状态表检验自启动性N(t)S(t)nQ3nQ2nQ113nQ12nQ11nQ11101110101013nQ12nQ11nQ011010001M=0M=16.3.2 采用小规模集成器件设计

55、同步计数器3232212113232132,nnnnnnnnnnJQKQJQKQJQQMQ QKQQ6- 91画状态转移图0000010110101011100/0, 1/01000/0, 1/00/0, 1/00/00/00/00/11/11/0M/Z1110101011/01/00/0, 1/0Q3nQ2 Q1nn6.3.2 采用小规模集成器件设计同步计数器6- 92画逻辑图Q2CPC11J1KC11K1&Q1ZQ1Q212M1JQ3C11KQ331J&Z Z6.3.2 采用小规模集成器件设计同步计数器6- 936.3.3 采用小规模集成器件 设计异步计数器异步计数器设计首

56、先必须合理选择各级触发器的时钟信号，其余步骤与同步计数器的设计步骤基本相同选择各级触发器时钟脉冲的原则是v在某一级触发器的状态需要发生变更时，必须有相应的时钟信号触发沿到达v在满足上一条原则的前提下，其它时刻（即触发器的状态不发生变更的时刻）到达该级触发器的时钟信号触发沿越少越好6- 946.3.3 采用小规模集成器件设计异步计数器例 设计一个8421BCD异步计数器解 8421BCD异步计数器的设计除了选择时钟信号有别于同步计数器设计外，其余步骤基本相同；首先借助波形图来选择、确定时钟信号CPQ1Q2Q3Q4ZCP1CPCP2 Q1CP3 Q2CP4 Q1011010100101011000

57、10006- 95列状态转移表1000100190100018000011110701011060010101050100104000101100301010020010100010100000Q1Q2Q3Q4Q1Q2Q3Q4CP输出ZN(t)S(t)序号CP1CPCP2 Q1CP3 Q2CP4 Q1注：次态函数中凡没有时钟沿到达的次态均作为任意态处理6.3.3 采用小规模集成器件设计异步计数器6- 96列卡诺图求状态方程00 01 11 1000011110Q4Q3nQ2 Q1nn11000/110 1 0 00 1 0 0 1 0111 0 0 0n6.3.3 采用小规模集成器件设计异步计

58、数器143241133212421111nnnnnnnnnnnQQ Q QQQQQQQQQQQCP6- 97状态转移图和逻辑图略1111011100101011101100110010110111010101Q1Q2Q3Q4Q1Q2Q3Q4N(t)S(t)00001111列偏离状态表检验自启动性6.3.3 采用小规模集成器件设计异步计数器6- 986.3.4 采用中规模集成器件 实现任意模值计数（分频）器中规模集成计数器和中规模集成移位寄存器可以用于实现任意模值计数(分频)，本课程中可供选用的中规模集成器件有： 4位二进制同步计数器CT54/74161 十进制同步计数器CT54/74160、

59、十进制异步计数器CT54LS/74LS290 4位右移移位寄存器CT54LS/74LS195利用“级联”和“反馈”获得需要的计数状态是构成任意模值计数的基本思路6- 99Q3Q2Q1Q0CTRDIV16CT54/74161CTPCTTLDCPCOCPCTPCTTLDCOCPCTPCTTLDCP1 2 4 81 2 4 81 2 4 8Q7Q6Q5Q4Q11Q10Q9Q8CTRDIV16CT54/74161CTRDIV16CT54/7416116.3.4 采用中规模集成器件实现任意模值计数(分频)器级联法（扩展法）同步级联该计数器的计数模值M16161640966- 1006.3.4 采用中规模

60、集成器件实现任意模值计数(分频)器级联法（扩展法）同步级联Q3Q2Q1Q0CT54/74160CTPCTTLDCPCOCPCTPCTTLDCOCPCTPCTTLDCP1 2 4 81 2 4 81 2 4 8Q7Q6Q5Q4Q11Q10Q9Q8CT54/74160CT54/741601该计数器的计数模值M10101010006- 1016.3.4 采用中规模集成器件实现任意模值计数(分频)器级联法（扩展法）异步级联CT54160CTPCTTLDCPCOCPCTPCTTLDCOCP1 2 4 81 2 4 8CT5416011100CPQ0Q1Q2Q3COCO6- 1026.3.4 采用中规模集成器件实现任意模值计数(分频)器级联法（扩展法）异步级联CT54LS290R0AS9BCPCP0S9AQ0CP0CT54LS290CP1CP1R0AR0BR0BQ1Q2Q3QQQ2Q3S9BS9A100采用级联方式获得的计数器模值为 M M1 M2 Mn显然，M是一个非质数、大整数