基于FPGA的FSK调制解调

1、FPGA/CPLD课程设计报告FSK调制解调器设计学生姓名：XX学生学号： 200XXXXXX院 （系）： 电气信息工程学院 年级专业： 20XX级电子信息工程 指导老师：XXXXX联系电话：XXXXXXXX二XX年六月摘 要调制解调器是通信系统中的关键设备，其性能的好坏直接关系到整个系统的性能。经过近两个星期的的实验，我们四个组员齐心协力，利用Quartus II软件中的VHDL语言对FSK频移键控系统就行调制、解调的程序设计。终于制作出了FSK调制解调器。本次设计的FSK调制解调器的各项参数分别为：载频f1=12.5MHz,f2=2MHz，调制信号f=1MHz。本次设计的FSK电路可广泛用

2、于远程自控系统及移频通信中。采用FSK调制方式的主要优点是：无需载波恢复，大大降低了系统复杂度。对幅度的非线性抗干扰能力强。因为FSK信号为恒包络信号，其信息完全包含在信号的过零点上，所以比起调幅信号，其对幅度非线性抗干扰能力要强。调制解调易用软硬件实现，简单易懂。关键字VHDL语言，FSK调制，FSK解调ABSTRACTThe modem communication system is the key equipment, its performance has a direct relationship to the entire system performance. After nea

3、rly two weeks of experiments, we four members together, use Quartus II in the software of VHDL language to FSK FSK system will do modulation and demodulation of the program design. Finally made FSK modem. The design of FSK modems are: to determine the parameters of f1 = 12.5 MHz, f2 = 2 MHz, modulat

4、ion signal f = 1 MHz. The design of FSK circuit can be widely used in remote control system and frequency shift in communications. Utilize FSK modulator way of main advantage is: (1) no carrier recovery, and greatly reduce the system complexity. (2) the amplitude of the nonlinear of anti-jamming abi

5、lity. Because FSK signal is a constant envelope signal, the information is fully contained in the signal zero, so, the amplitude modulated signal than by nonlinear anti-interference ability is ambitious. (3) demodulation is easy to use software and hardware realization, simple and understandable.Key

6、 wordVHDL Language, FSK make, FSK solution adjust目 录摘 要ABSTRACT1 绪 论11.1 题目的意义1 1.2 设计要求12 FSK设计的基本原理22.1 FSK的调制2 2.2 FSK的解调33 设计方案5 3.1 FSK基于VHDL语言调制程序5 3.2 FSK基于VHDL语言解调程序64 测 试8 4.1 FSK调制仿真8 4.2 FSK解调仿真115 结 论146 参考文献151 绪 论1.1 题目的意义数字调制技术是现代通信的一个重要内容，在数字通信系统中,由于数字信号具有丰富的低频成份，不宜进行无线传输或长距离电缆传输，因而需

7、要将基带信号进行数字调制(Digital Modulation)。数字调制同时也是数字信号频分复用的基本技术。数字调制与模拟调制都属于正弦波调制，但是，数字调制是调制信号为数字型的正弦波调制,因而数字调制具有自身的特点,一般说来数字调制技术分为两种类型：一是把数字基带信号当作模拟信号的特殊情况来处理；二是利用数字信号的离散取值去键控载波，从而实现数字调制。后一种方法通常称为键控法。例如可以对载波的振幅、频率及相位进行键控，便可获得振幅键控(ASK)、移频键控(FSK)、相移键控(PSK)等调制方式。移频键控(FSK)是数字信息传输中使用较早的一种调制形式，它由于其抗干扰及衰落性较好且技术容易实

8、现，因而在集散式工业控制系统中被广泛采用。以往的键控移频调制解调器采用“定功能集成电路+连线”式设计；集成块多，连线复杂，容易出错，且体积较大，本设计采用Lattice公司的FPGA芯片，有效地缩小了系统的体积，降低了成本，增加了可靠性，同时系统采用VHDL语言进行设计，具有良好的可移植性及产品升级的系统性。1.2 设计要求1.了解了FSK信号的基本概念后，利用Quartus II软件中的VHDL语言对2FSK频移键控系统就行调制、解调的程序设计。2.程序设计运行成功后，在利用VHDL语言对FSK频移键控系统进行调制、解调的波形仿真。3.最后通过VHDL语言制作出FSK频移键控系统调制、解调的

9、电路图。2 FSK设计的基本原理2.1 FSK的调制频移键控即FSK（FrequencyShift Keying）数字信号对载波频率调制，主要通过数字基带信号控制载波信号的频率来来传递数字信息。在二进制情况下，“1”对应于载波频率，“0”对应载波频率，但是它们的振幅和初始相位不变化。FSK信号产生的两种方法：一、直接调频法用二进制基带矩形脉冲信号去调制一个调频器，使其输出两个不同频率的码元。一般采用的控制方法是：当基带信号为正时（相当于“1”码），改变振荡器谐振回路的参数（电容或者电感数值），使振荡器的振荡频率提高（设为f1）；当基带信号为负时（相当于“0”码），改变振荡器谐振回路的参数（电容

10、或者电感数值），使振荡器的振荡频率降低（设为f2）；从而实现了调频。这种方法产生的调频信号是相位连续的，虽然实现方法简单，但频率稳定度不高，同时频率转换速度不能做得太快，但是其优点是由调频器所产生的FSK信号在相邻码元之间的相位是连续的。二、频率键控法频率键控法也称频率选择法。它有两个独立的振荡器，数字基带信号控制转换开关，选择不同频率的高频振荡信号实现FSK调制。图1 频率健控法原理框图键控法产生的 FSK信号频率稳定度可以做得很高并且没有过渡频率，它的转换速度快，波形好。频率键控法在转换开关发生转换的瞬间，两个高频振荡的输出电压通常不可能相等，于是uFSK（t）信号在基带信息变换时电压会发

11、生跳变，这种现象也称为相位不连续，这是频率键控特有的情况。三、FSK的调制方框图及电路符号图2 FSK调制方框图图3 FSK调制电路符号2.2 FSK的解调数字频率键控（FSK）信号常用的解调方法有很多种如：一、同步（相干）解调法在同步解调器中，有上、下两个支路，输入的FSK信号经过和两个带通滤波器后变成了上、下两路ASK信号，之后其解调原理与ASK类似，但判决需对上、下两支路比较来进行。假设上支路低通滤波器输出为，下支路低通滤波器输出为，则判决准则是：图4 相干解调法原理框图接收信号经过并联的两路带通滤波器进行滤波与本地相干载波相乘和包络检波后，进行抽样判决，判决的准则是比较两路信号包络的大

12、小。假设上支路低通滤波器输出为，下支路低通滤波器输出为，则判决准则是：如果上支的信号包络较大，则判决为“1”；反之，判决为收到为“0”。二、FSK滤波非相干解调法输入的FSK中频信号分别经过中心频为、的带通滤波器，然后分别经过包络检波，包络检波的输出在t=kTb时抽样（其中k为整数），并且将这些值进行比较。根据包络检波器输出的大小，比较器判决数据比特是1还是0。图5 非相干解调法原理框图三、FSK的解调方框图及电路符号图6 FSK解调方框图图7 FSK解调电路符号3 设计方案3.1 FSK基于VHDL语言调制程序文件名： FSKTZ-功能：基于VHDL硬件描述语言，对基带信号进行FSK调制LI

13、BRARY IEEE;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FSKTZ IS PORT(CLK:IN STD_LOGIC;-系统时钟 START:IN STD_LOGIC;-开始调制信号 X:IN STD_LOGIC;-基带信号 Y:OUT STD_LOGIC);-调制信号END FSKTZ;ARCHITECTURE BEHAV OF FSKTZ ISSIGNAL Q1:INTEGER RANGE 0 TO 11;-载波信号F1的分频计数器S

14、IGNAL Q2:INTEGER RANGE 0 TO 3;-载波信号F2的分频计数器SIGNAL F1,F2:STD_LOGIC;-载波信号F1，F2 BEGIN PROCESS(CLK)-产生载波F1 BEGIN IF (CLKEVENT AND CLK=1) THEN IF START=0 THEN Q1=0; ELSIF Q1=5 THEN F1=1;Q1=Q1+1;-改变Q1可以改变载波F1-的占空比 ELSIF Q1=11 THEN F1=0;Q1=0; ELSE F1=0;Q1=Q1+1; END IF; END IF; END PROCESS; PROCESS(CLK)-产生载

15、波F2 BEGIN IF (CLKEVENT AND CLK=1) THEN IF START=0 THEN Q2=0; ELSIF Q2=1 THEN F2=0;Q2=0; ELSIF Q2=0 THEN F2=1;Q2=Q2+1; ELSE F2=0;Q2=Q2+1; END IF; END IF; END PROCESS; PROCESS(CLK,X)-此进程完成对基带信号的FSK调制 BEGIN IF (CLKEVENT AND CLK=1) THEN IF X=0 THEN Y=F1;-X=0时，输出F1 ELSE Y=F2;-X=1时，输出F2 END IF; END IF; EN

16、D PROCESS;END BEHAV;3.2 FSK基于VHDL语言解调程序文件名：FSKJT-功能：基于VHDL硬件描述语言，对基带信号进行FSK解调LIBRARY IEEE;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FSKJT IS PORT(CLK:IN STD_LOGIC;-系统时钟 START:IN STD_LOGIC;-同步信号 X:IN STD_LOGIC;-调制信号 Y:OUT STD_LOGIC);-基带信号END FSKJT

17、;ARCHITECTURE BEHAV OF FSKJT ISSIGNAL Q:INTEGER RANGE 0 TO 11;-分频计数器SIGNAL XX:STD_LOGIC;-寄存器SIGNAL M:INTEGER RANGE 0 TO 5;-计数器 BEGIN PROCESS(CLK) BEGIN IF (CLKEVENT AND CLK=1) THEN XX=X;-在CLK信号上升沿时-X信号对中间信号XX赋值 IF START=0 THEN Q=0;-IF语句完成对Q的循环计数 ELSIF Q=11 THEN Q=0; ELSE Q=Q+1; END IF; END IF; END P

18、ROCESS; PROCESS(XX,Q)-此进程完成对FSK解调 BEGIN IF Q=11 THEN M=0;-M计数器清零 ELSIF Q=10 THEN IF M=3 THEN Y=0;-IF语句通过对M大小，来判决Y输出的电平 ELSE Y=1; END IF; ELSIF XXEVENT AND XX=1 THEN M=M+1;-计XX信号的脉冲个数 END IF; END PROCESS;END BEHAV;4 测 试4.1 FSK调制仿真工程编译通过后，必须对其功能和时序性能进行仿真测试，以验证设计结果是否满足设计要求。整个时序仿真测试流程一般有建立波形文件、输入信号节点、设置

19、波形参数、编辑输入信号、波形文件存盘、运行仿真器和分析方针波形等步骤。假设需要调制的二进制序列为1 1 0 1 0 0 1 0 1 1 0 0 1，且码元宽度为480ns。一、FSK调制波形仿真建立仿真测试波形文件。选择Quartus II主窗口的File菜单的New选项，在弹出的文件类型编辑对话框中，选择Other Files中的Vector Weaveform File项，单击OK按钮，即出现如图8所示的波形文件编辑窗口。图8 波形文件编辑窗口设置仿真时间区域。对于时序仿真测试来说，将仿真时间设置在一个合理的时间区域内是十分必要的，通常设置的时间区域将视具体的设计项目而定。设计中整个仿真时

20、间区域设为6us、时间轴周期为40ns，其设置步骤是在Edit菜单中选择End Time，在弹出的窗口中Time处填入6，单位选择us，同理在Gride Size中Time period输入40ns，单击OK按钮，设置结束。输入工程信号节点选择View菜单中的Utility Windows项的Node Finder，即可弹出如图所示的对话框，在此对话框Filter项中选择Pins:all&Registers:Post-fitting，然后单击List按钮，于是在下方的Nodes Found窗口中出现设计中的PL_FSK工程的所有端口的引脚名。用鼠标将时钟信号节点clk、start、x、q1、f

21、1、q2、f2和y分别拖到波形编辑窗口，如图9所示，此后关闭Nodes Found窗口即可。图9 FSK调制波形编辑器输入信号窗口设计信号波形。单击图9左侧的全屏显示按钮，使之全屏显示，并单击放大缩小按钮，再用鼠标在波形编辑窗口单击（右击为放大，左击为缩小），使仿真坐标处于适当位置。单击图9窗口的时钟信号clk使之变成蓝色条，再单击右键，选择Value设置中的Count Value项，设置clk为连续变化的二进制值，初始值为“0”。单击start使之变成蓝色，再单击右键，选择Value设置中的Forcing High项，使start变成高电平信号。单击x使之变成蓝色，再单击右左侧Wavefor

22、m Editing按钮，把x变成高低电平连续变化信号。文件存盘选择File中的Save as项，将波形文件以默认名FSKTZ.vwf存盘即可。所有设置完成后，即可启动仿真器ProcessingStart Simulation直到出现Simulation was successful，仿真结束。仿真波形输出文件FSKTZ Simulation Report将自动弹出如图10所示。注意，Quartus II的仿真波形文件中，波形编辑文件（*.vwf）与波形仿真报告输出文件（Simulation Report）是分开的，而Maxplus II的激励波形编辑文件与波形仿真报告输出文件是合二为一的。图1

23、0 FSK调制VHDL程序仿真全图图11 FSK调制VHDL程序仿真局部放大图二、FSK调制电路FSK调制电路如图12所示：图12 FSK调制电路图Quartus II可实现硬件描述语言或网表文件（VHDL、Verilog、BDF、TDF、EDIF、VQM）对应的RTL电路图的生成。其方法为：选择ToolsRTL Viewer，可以打开FSKTZ工程个层次的RTL电路图，双击图形中有关模块，或选择左侧各项，可了解个层次的电路结构。4.2 FSK解调仿真工程编译通过后，必须对其功能和时序性能进行仿真测试，以验证设计结果是否满足设计要求。整个时序仿真测试流程一般有建立波形文件、输入信号节点、设置波

24、形参数、编辑输入信号、波形文件存盘、运行仿真器和分析方针波形等步骤。以FSK调制的输出作为FSK解调的输入。一、FSK解调波形仿真建立仿真测试波形文件。选择Quartus II主窗口的File菜单的New选项，在弹出的文件类型编辑对话框中，选择Other Files中的Vector Weaveform File项，单击OK按钮，即出现波形文件编辑窗口。设置仿真时间区域。对于时序仿真测试来说，将仿真时间设置在一个合理的时间区域内是十分必要的，通常设置的时间区域将视具体的设计项目而定。设计中整个仿真时间区域设为6us、时间轴周期为40ns，其设置步骤是在Edit菜单中选择End Time，在弹出的

25、窗口中Time处填入6，单位选择us，同理在Gride Size中Time period输入40ns，单击OK按钮，设置结束。输入工程信号节点选择View菜单中的Utility Windows项的Node Finder，即可弹出如图所示的对话框，在此对话框Filter项中选择Pins:all&Registers:Post-fitting，然后单击List按钮，于是在下方的Nodes Found窗口中出现设计中的PL_FSK2工程的所有端口的引脚名。用鼠标将时钟信号节点clk、start、x、y、q、m和xx分别拖到波形编辑窗口，如图13所示，此后关闭Nodes Found窗口即可。图13 FS

26、K解调波形编辑器输入信号窗口设计信号波形。单击图13左侧的全屏显示按钮，使之全屏显示，并单击放大缩小按钮，再用鼠标在波形编辑窗口单击（右击为放大，左击为缩小），使仿真坐标处于适当位置。单击图13窗口的时钟信号clk使之变成蓝色条，再单击右键，选择Value设置中的Count Value项，设置clk为连续变化的二进制值，初始值为“0”。单击start使之变成蓝色，再单击右键，选择Value设置中的Forcing High项，使start变成高电平信号。单击x使之变成蓝色，再单击右左侧Waveform Editing按钮，把x变成高低电平连续变化信号。文件存盘选择File中的Save as项，将

27、波形文件以默认名FSKJT.vwf存盘即可。所有设置完成后，即可启动仿真器ProcessingStart Simulation直到出现Simulation was successful，仿真结束。仿真波形输出文件FSKJT Simulation Report将自动弹出如图14所示。注意，Quartus II的仿真波形文件中，波形编辑文件（*.vwf）与波形仿真报告输出文件（Simulation Report）是分开的，而Maxplus II的激励波形编辑文件与波形仿真报告输出文件是合二为一的。图14 FSK解调VHDL程序仿真全图图15 FSK解调VHDL程序仿真局部放大图二、FSK调制电路FSK调制电路如图16所示：图16 FSK解调电路图Quartus II可实现硬件描述语言或网表文件（VHDL、Verilog、BDF、TDF、EDIF、VQM）对应的RTL电路图的生成。其方法为：选择ToolsRTL Viewer，可以打开PL_FSK2工程个层次的RTL电路图，双击图形中有关模块，或选择左侧各项，可了解个层次的电路结