EAD课程设计D触发器

1、课程设计摘要本设计是基于 ZeniEDA D 触发器的设计。本文分四个部分，其中详细叙述了 D触发器的电路设计和版图设计两个部分。第一部分是绪论，主要有集成电路 CAD的发展现状、Zeni 软件的说明以及集成电路设计流程等内容。第二部分是 D 触发器的电路设计，首先对 Spice 仿真进行了说明，然后就是 D 触发器的总体方案和 D 触发器的功能描述，还对 D 触发器的各个功能模块的设计与仿真作了详细说明。第三部分是 D 触发器的版图设计，首先对版图设计的逻辑划分、布线布局理论等进行了简明的阐述，然后对 D 触发器的各个单元模块的版图设计进行了说明，并给出了每个功能模块的版图以及 D 触发器的

2、总版图，最后给出了 D 触发器的 DRC 验证和LVS 验证以及导出 GDS-文档。本设计几乎涉及了集成电路 CAD 设计的各个流程，并作了详细的描述与说明。关键词：D 触发器；反相器；与非门；传输门；版图课程设计目录目录摘要.I1 绪论 .11.1 集成电路 CAD 的发展现状 .11.2 Zeni 软件说明.11.3 集成电路设计流程 .32 电路设计 .52.1 Spice 仿真说明 .52.2 总体方案及功能描述 .62.3 单元模块电路设计及仿真 .83 版图设计 .143.1 版图设计基础 .143.2 单元模块版图设计 .153.3 D 触发器版图设计 .173.4 版图验证 .

3、183.5 导出 GDS-文档 .204 总结与体会 .21参考文献：.22致致 谢谢 .23课程设计01 绪论1.1 集成电路 CAD 发展现状当今社会已经进入信息技术时代，集成电路已经被广泛地应用于各个领域。可以预见，在不久的将来，掌握集成电路的设计方法和工具将成为一个工程师必备的技能之一。社会的发展驱动了 IC 的发展、IC 的发展驱动了 EDA 的发展、EDA 的发展驱动了 CAD 的发展。随着集成电路与计算机的迅速发展，以 CAD 为基础的 EDA 技术已渗透到电子系统和专用集成电路设计的各个环节。一个能完成较复杂的 VLSI 设计的 EDA 系统一般包括 1020 个 CAD 工具

4、，涉及从高层次数字电路的自动综合、数字系统仿真、模拟电路仿真到各种不同层次的版图设计和校验工具，完成了自顶向下的 VLSI 设计的各个环节和全部过程。从不同的角度来看，集成电路设计按流程可以分为前端设计和后端设计，按方式分为正向设计和逆向设计，集成电路 CAD 软件也可以按照这样的方式来划分。例如在 FPGA 的电路设计中，Verilog 和 VHDL 被用做系统级电路设计的工具；北京芯愿景公司的 Chiplogic Family 和 Hierux 软件包在芯片逆向分析软件中也处于世界领先的水平，并与一些正向分析软件也有很好的接口方式。针对不同的设计阶段，有不同的代表产品。集成电路 CAD 主

5、要包括工艺模拟、器件模拟、电路模拟、时序或逻辑模拟、版图的设计和验证等几个方面，作为能够进行 IC 全程设计的全线产品，还应当包括系统和功能的电路级的设计和仿真，可以采用硬件描述语言进行描述和综合。IC CAD 全线产品的代表有基于工作站平台的Candence 和基于 PC 平台的 TannerPro 设计软件包，例如我国华大的熊猫 CAD 软件包就是一个全线产品。对于大多数设计人员，一般只要进行电路的系统级综合和仿真，就可以实现 IC 芯片的设计。一些知名的电子 CAD 厂商，如 Mentor、Cadence 等的 EAD 工具都是全线产品，即它们的产品支持从系统级设计开始直到各种物理实现级

6、上的全线自顶向下的设计。系统设计包括系统方案框图的设计和分析、系统级验证和测试以及综合、优化等高层次的内容。1.2 Zeni 软件说明熊猫EDA系统-九天系列工具（Zeni）不仅是华大电子的标志性产品，同时也是中国EDA产业的骄傲。华大电子从事EDA产品的研究开发已经有15年的历史，在这些年中，我们和国内外用户一起，不断对该产品进行改进以适应最新IC设计的需求。课程设计1新一代的九天EDA系列工具，面向全定制模拟集成电路和数模混合电路设计，覆盖了从原理图输入、电路模拟、交互式自动布局布线、版图编辑、版图验证、寄生参数提取和返标、信号完整性分析等IC设计全流程。将前后端各工具的数据置于一个统一的

7、设计管理平台中，为用户提供一个集成化的设计环境。九天系列工具兼容业界标准数据格式。部分产品如版图编辑版图验证、寄生参数提取等工具优于国际同类产品，深受国内外IC设计工程师的喜爱。本设计是用九天 EDA 工具 Zeni 软件完成的。九天 EDA 工具为全定制电路设计提供完整解决方案。它集成了原理图编辑器（ZeniSE）、版图编辑器（ZeniPDT）、版图验证工具(ZeniVERI，ZeniHVERI)、寄生参数提取工具(ZeniPE)、信号完整性分析工具(ZeniSI)，并将前后端各工具的数据置于统一的设计管理器之中，为用户提供一个集成化的设计环境。九天 EDA 工具不仅支持 EDIF 文件的导

8、入，还提供了从 CDL 网表到原理图数据的自动生成工具（Schematic Generation，SGE）。它创建了功能强大的模拟仿真环境，为电路模拟前的数据准备，以及模拟后的数据分析、结果返标提供完整服务。还提供了从原理图到版图的自动生成工具（Netlist to Layout，N2L），实现了从原理图网表到版图的映射。Zeni 软件设计流程如图 1.1 所示。课程设计2图 1.1 Zeni 软件设计流程1.3 集成电路设计流程从图 1.2 可以看到，超大规模集成电路 VLSI 的设计包括四个主要的设计，包括逻辑设计、电路设计、版图设计和工艺设计（工艺模拟、器件模拟），各子系统采用并行设计来

9、实现。VLSI系统性能指标功能块，子系统划分，总体结构设计各级设计至少含模拟及验证两部分统一数据库逻辑设计电路设计版图设计器件模拟工艺模拟人机交互式/自动布局布线综合验证VLSI版图制备图 1.2 VLSI 的设计流程图 1.3 是一个 VLSI 的 Top Down 方式的设计流程，包括行为设计、结构设计、逻辑设计、电路设计、版图设计。行为级描述结构级设计逻辑级设计电路级设计版图级设计后仿真统一数据库高层综合逻辑综合物理综合课程设计3图 1.2 VLSI 的 Top Down 设计流程按照设计流程，通常将系统和功能的设计及结构和电路的设计称为前端设计，版图设计称为后端设计。本设计主要是电路设

10、计和版图设计，电路设计是采用自顶向下的方式，先对整个电路进行总体结构设计，再分别对每个单元模块进行电路设计以及功能验证；版图设计是采用自底向上的方式，先是对每个单元模块进行版图设计，然后再综合成总的版图设计，最后进行设计规则检查（DRC）和电学规则检查(LVS)。课程设计42 电路设计2.1 SPICE 仿真说明电路系统的设计人员有时需要对系统中的部分电路作电压与电流关系的详细分析，此时需要做晶体管级仿真（电路级），这种仿真算法中所使用的电路模型都是最基本的元件和单管。仿真时按时间关系对每一个节点的 I/V 关系进行计算。这种仿真方法在所有仿真手段中是最精确的，但也是最耗费时间的。 SPICE

11、（Simulation program with integrated circuit emphasis）是最为普遍的电路级模拟程序，各软件厂家提供提供了 Vspice、Hspice、Pspice 等不同版本spice 软件，其仿真核心大同小异，都是采用了由美国加州 Berkeley 大学开发的spice 模拟算法。 SPICE 可对电路进行非线性直流分析、非线性瞬态分析和线性交流分析。被分析的电路中的元件可包括电阻、电容、电感、互感、独立电压源、独立电流源、各种线性受控源、传输线以及有源半导体器件。SPICE 内建半导体器件模型，用户只需选定模型级别并给出合适的参数。采用 SPICE 进行电

12、路设计的基本流程如图 2.1 所示。设计指标要求确定电路初始方案确定电路元件参数编写电路描述文件SPICE电路仿真输出结果绘图修改电路结构修改元件参数性能满足要求？最终电路设计方案YN图 2.1 采用 spice 进行电路设计的基本流程课程设计5设计从给定的技术指标出发，首先根据掌握的系统和电路知识，确定电路的初始方案，确定电路元件参数，然后生成 SPICE 电路描述和分析指令文件。2.2 总体方案及功能描述2.2.1 总体方案电路设计采用自顶向下的设计方式，即先做电路总体设计，然后再对每个单元模块进行设计。电路的总体设计思路如图 2.2 所示。输入信号控制电路时钟电路输入信号锁存输入信号传输

13、置0电路输出信号锁存输出信号传输输入信号 Date 时钟信号 Clk输出信号Q图 2.2 电路的总体设计思路D 触发器的原理总图如下图 2.3 所示：图 2.3 D 触发器的原理总图Date 为数据信号输入端，Clk 为时钟信号输入端，Clb 为该 D 触发器的置 0 端，Q、QB 为输出端。当 Clb 为低电平时，Q 端输出为 0。只有当 Clb 为高电平时，触发器才能接收输入信号。通过 Clk 时钟信号控制触发器的触发时刻，同时控制整个电路中各传输门的开通与关闭，进而控制信号的输送与锁存。该电路设计可以对输课程设计6入端信号进行锁存，也可以对输出端信号进行锁存。该触发器的触发方式为上升沿触

14、发。2.2.2 功能描述触发器是一种时钟控制的记忆器件，触发器具有一个控制输入讯号 (Clk)。Clk讯号使触发器只在特定时刻才按输入讯号改变输出状态。若触发器只在时钟 CLK由 L 到 H (H 到 L) 的转换时刻才接收输入，则称这种触发器是上升沿 (下降沿) 触发的。 触发器可用来储存一位的数据。通过将若干个触发器连接在一起可储存多位元的数据，它们可用来表示时序器的状态、计数器的值、电脑记忆体中的 ASCII 码或其他资料。D 触发器是最常用的触发器之一。对于上升沿触发 D 触发器来说，其输出 Q 只在 Clk 由 L 到 H 的转换时刻才会跟随输入 D 的状态而变化，其他时候 Q 则维

15、持不变。图 2.4 为 D 触发器的符号图，图 2.5 显示了上升沿触发 D 触发器的时序图。图 2.4 D 触发器的符号图课程设计7图 2.5 上升沿 D 触发器的时序图2.3 单元模块电路设计及仿真2.3.1 反相器电路设计反相器由一个 PMOS 和一个 NMOS 组成，PMOS 和 NMOS 的衬底是分开的，NMOS 的衬底接最低电位地，PMOS 的衬底接最高电位vdd。NMOS 的源极接地，漏极接高电位，PMOS 的源极接 vdd,漏极接低电位。输入信号 A 对两管来说，都加在 g和 s 之间，但是由于 NMOS 的 s 接地，PMOS 的 s 接 vdd，所以 A 对两管来说参考电位

16、是不同的。下面给出了反相器的原理图、仿真参数设置、spice 标准网表以及反相器的仿真结果。（1）反相器电路原理图图 2.6 反相器原理图（2） 反相器仿真参数设置课程设计8图 2.7 反相器仿真参数设置（3） 反相器 spice 标准网表仿真时的 spice 网表输出如下图 2.8 所示：图 2.8 反相器的 spice 网表（4） 反相器的仿真结果 反相器仿真结果如下 2.9 所示：图 2.9 反相器仿真结果 上图中的 a 为输入信号，y 为输出信号，输入与输出刚好相反，因此，成功地实现了反相器的功能。2.3.2 与非门电路设计课程设计9 二输入与非门由两个 PMOS 管并联与两个串联的

17、NMOS 管相连构成，电路图见图2.10。对于与非门，当 A(B)为低电平时，M2(M1)导通，M3(M4)截止，形成从 vdd 到输出端 Y 的通路，阻断了 Y 到地的通路。这时相当于一个有限的 PMOS 管导通电阻（称为上拉电阻）和一个无穷的 NMOS 管的截止电阻（尽管有一个 NMOS 管电阻仍是无穷大）的串联分压电路，输出为高电平（vdd）。如果输入端 A 和 B 均为高电平，使得两个 NMOS 管均导通，两个 PMOS 管均截止，形成了从 Y 到地的通路，阻断了 Y到电源的通路，呈现一个有限的 NMOS 导通电阻（称为下拉电阻）和无穷大的 PMOS管截止电阻的分压结果，输出为低电平。

18、下面给出了与非门的原理图、仿真参数设置、spice 标准网表以及与非门的仿真结果。（1）与非门电路原理图图 2.10 与非门电路原理图（2） 与非门仿真参数设置图 2.11 与非门仿真参数设置课程设计10（3） 与非门 spice 标准网表图 2.12 与非门 spice 标准网表（4） 与非门的仿真结果图 2.13 与非门的仿真结果 上图为二输入与非门的仿真结果图，由图可知，该与非门的设计基本实现了与非门的功能，其中有些许失真是由于各种延迟所造成。2.3.3 传输门电路设计与普通的 MOS 电路的应用有所不同的是，在 MOS 传输门中，器件的源端和漏端位置随传输的是高电平或是低电平而发生变化

19、，并因此导致 VGS的参考点-源极位置相应变化。判断源极和漏极位置的基本原则是电流的流向。对 NMOS 管，电流从漏极课程设计11流向源极；对 PMOS 管，电流从源极流向漏极。为防止发生 PN 结的正偏置，NMOS 的P 型衬底接地，PMOS 的 N 型衬底接 vdd。在图 2.14 中的 CMOS 传输门采用了 P 管和 N 管对，控制信号 Clkb 和 Clk 分别控制 P 管和 N 管，使两管同时关断和开通。由于 PMOS 管对输入信号 S 高电平的传输性能好，而 NMOS 管对输入信号 S 低电平的传输性能好，从而使信号 S 可以获得全副度的传送而没有电平损失。下面给出了传输门的原理

20、图、仿真参数设置、spice 标准网表以及传输门的仿真结果。（1）传输门电路原理图图 2.14 传输门电路原理图（2） 传输门的仿真参数设置图 2.15 传输门的仿真参数设置课程设计12（3） 传输门 spice 标准网表图 2.16 传输门 spice 标准网表（4） 传输门的仿真结果图 2.17 传输门的仿真结果 上图为传输门的仿真结果，结果显示当 Clkb 为低电平，Clk 为高电平时，信号能够通过传输门进行传输。课程设计133 版图设计 集成电路版图设计（Layout）其实际为电路物理实现的设计，又称为物理设计。版图设计的任务是将电路的逻辑描述形式转化为版图描述形式，将这种版图描述用于

21、图形发生器即可产生生产芯片所需的掩膜（Mask）板，并通过 Mask 光刻实现版图到集成电路芯片的物理转化。由于人工设计版图的周期长、错误多、费用大，现在大多采用自动版图设计技术，所以物理设计也称为自动布图设计。3.1 版图设计基础自动布图设计采用分级处理的方式（布图或称逻辑划分）将电路按功能块进行逐级分级，直到便于设计；然后将划分后的电路子块以某种方式进行排列（布局），最后对排成的电路子块进行连线（布线）；这样的过程完成后即可实现版图设计，图 3.1 是一个版图设计的流程框图。数据库逻辑划分布局布线设计检查人机交互图 3.1 版图设计流程框图 3.1.1 逻辑划分和布图规划 一个 VLSI

22、芯片可能包含百万个以上的晶体管，由于计算机存储空间和计算能力的限制，需要将复杂电路分解，通常把整个电路划分成若干个模块，缩小了处理问题的规模。若模块内的器件数还是很多，就进一步把模块划分成子模块。 布图规划是为整个芯片和每个模块都选择一个优化的折中布图方案。在逻辑划分以后，根据模块包含的器件数估计其面积，在根据和其他模块的连接关系以及上课程设计14一层模块或芯片形状设计其相对位置。布图规划在整个布图设计中占有重要位置，由于其复杂性，通常是人机交互完成的。3.1.2 布局 布局的任务是要确定模块在芯片上的精确位置，目的是在保证布通率的前提下使芯片面积尽可能地小。布局是个复杂性的课题，通常可分为初

23、始布局和改进布局。在初始布局时用构造方法给出一个布局问题的初始解，然后通过迭代方法优化布局的结果。随着工艺技术的发展，在布局时也考虑一些优化芯片电性能的要求。3.1.3 布线布线的任务是在 100%地完成模块间互连的前提下进一步优化布线结果，包括提高电性能、减少通孔数等。对于诸如门海模式的布线区域非预先设置的布图模式，首先要划分和定义布线区域，有时还需要对布线区域安排顺序。由于集成电路布图的复杂性，布线通常分为两步完成：总体布线和详细布线。总体布线完成线网的合理分配，以确保尽可能高的布通率，它只是把线网分配在适合的布线区域内，而不关心走线的具体位置；详细布线则最终确定连线的具体位置。布线的两步

24、曲可以在总体分析线网连接要求和布线区资源后，合理地分配线网，避免局部拥挤，它不但简化了布线问题本身，而且也提高了布线的成功率。3.2 单元模块版图设计3.2.1 反相器版图（1）新建一个 Cell-layout，命名为 INV。（2）通过 Add-instance，调出 PMOS、NMOS 单元版图。（3）把单元版图放到合适的位置，用 metal1、metal2 和 poly 层按照反相器的原理图，将 PMOS 和 NMOS 连接好。（4）用 metal2 将输入输出端口引出。反相器的版图如图 3.2 所示。课程设计15图 3.2 反相器版图3.2.2 与非门版图（1）新建一个 Cell-la

25、yout，命名为 NAND2。（2）通过 Add-instance，调出 PMOS、NMOS 单元版图。（3）把单元版图放到合适的位置，用 metal1、metal2 和 poly 层按照与非门的原理图，将 PMOS 和 NMOS 连接好。（4）用 metal2 将输入输出端口引出。与非门的版图如图 3.3 所示。图 3.3 与非门版图课程设计163.2.3 传输门版图（1）新建一个 Cell-layout，命名为 PASS。（2）通过 Add-instance，调出 PMOS、NMOS 单元版图。（3）把单元版图放到合适的位置，用 metal1、metal2 和 poly 层按照传输门的原理

26、图，将 PMOS 和 NMOS 连接好。（4）用 metal2 将输入输出端口引出。传输门的版图如图 3.4 所示。图 3.4 传输门版图3.3 D 触发器版图设计（1）新建一个 Cell-layout，命名为 Dff。（2）通过 Add-instance，分别引用 PASS、INV、NAND2 版图。（3）将元件放在合理的位置，用 metal1、metal2、poly 按照原理图将各个元件连接起来。D 触发器的总版图如图 3.5 所示。课程设计17图 3.5 D 触发器总版图3.4 版图验证 版图验证的任务有设计规则检查（DRC）及版图与电路图对照（LVS）。3.4.1 DRC 检查 DRC

27、 检查的任务是检查发现设计中的错误。由于加工过程中的一些偏差，版图设计需满足工艺厂商提供的设计规则要求，以保证功能正确和一定的成品率。每一种集成电路工艺都有一套贯穿于整个制造过程的技术参数。这些技术参数通常是由所用的设备决定的，或者通过实验测量得到的。它们可能是极值、区间值或最优值。根据这些参数，工艺厂家会制定会制订出一套版图设计规则。每一个版图都应该遵循确定的规则进行设计。在画版图的过程中要不时地进行设计规则检查。没有设计规则错误的版图是技术上能够实现芯片功能的前提。运行 DRC，程序就按照相应的规则检查文件运行，发现错误时，会在错误的地方做出标记（Mark），并且做出解释。Browse M

28、arker 窗口如图 3.6、3.7 所示，从图上可知，Record 一栏为空，所以该版图设计无错误。课程设计18图 3.6 DRC 检查图 3.7 DRC 检查3.4.2 LVS 检查 版图设计不得改变电路设计内容，如元器件参数和元器件间的连接关系，因此要进行版图与电路图的一致性检查。LVS 程序的一个输入文件是由电路图产生的元器件表、网表和端点列表，另一个输入文件时从版图提取出来的元器件表、网表和端点列表。通过 LVS，所有元器件的参数，所有网络的节点，元件到节点及节点到元器件的关系一一扫描并进行比较。输出的结果是将所有不匹配的元器件、节点和端点都列在一个文件之中，并在电路图和提取的版图中

29、显示出来。LVS 检查的窗口如图 3.8 所示。课程设计19图 3.8 LVS 检查3.5 导出 GDS-文档如果从版图提取出来的电路图经过仿真后证明功能仍然正确，并且版图和电路图的对照已经没有任何错误，那么以芯片形式体现的一个独立电路的版图设计就算完成了。如果这样一个独立电路通过一个多项目晶圆 MPW 技术服务中心流片，就可以将版图数据转换成称为 GDS-格式的码流数据，并将此码流数据通过因特网传送或复制到磁带、磁盘和光盘等媒质上，寄送到 MPW 技术服务中心，最终完成提交版图数据的任务。导出 GDS-文件的过程如图 3.9 与图 3.10 所示。图 3.9 导出 GDS-文件课程设计20图 3.10 导出 GDS-文件课程设计214 总结与体会本文是基于 ZeniEDA D 触发器的设计。主要是在 Zeni 软件上做了 D 触发器以及各个功能模块的电路设计和版图设计，首先是 D 触发器的总体电路设计，通过老师的指导以及自己查阅资料，对 D 触发器的总体电路有了一个基本的了解，并作出了总体方案。然后就是利用 PMOS、NMOS 进行 D 触发器的各个单元模块的设计，即反相器、与非门和传输门的设计。接下来就是版图设计，通过调用各个单元模块完成反相器、与非门和传输门的版图设计，然后在此基础上完成 D 触发器的总体版图设