随机实验——基于FPGA的2FSK通信信号生成及测量分析16分频

1、实验三：基于FPGA的2FSK通信信号生成及测量分析（16分频）一. 实验特点与原理2FSK是利用数字基带信号控制在波的频率来传送信息。例如，1码用频率f1来传输，0码用频率f2来传输，而其振幅和初始相位不变。故其表示式为 式中，假设码元的初始相位分别为和；和为两个不同的码元的角频率；幅度为A为一常数，表示码元的包络为矩形脉冲。下图3-1为2FSK信号产生原理图。图3-1 2FSK信号产生原理图二 实验的设计思想与实现采用键控法实现2FSK，通过不同的分频器，产生频率分别为f1和f2的基频。基带信号为“1”时，频率f1的信号通过；当基带信号为“0”时，频率f2的信号通过，得到连续的2FSK信号

2、，2FSK调制器原理框图如图3-2所示。 图3-2 2FSK调制器原理框图由实验框图可知需要设计分频器，序列产生器，正弦波序列产生器及二选一选择器。下面一一设计各器件。1.分频器分频器通过计数取反实现，核心程序为parameter N=100;/N为分频数，如果N=16，即为16分频always (posedge clk_in )/ clk_in为晶振输入频率beginif(cnt=N/2-1)/占空比为50%begin clk_out <= !clk_out; cnt<=0; endelsecnt <= cnt + 1;/计数器end源程序见附录12.序列生成器本实验使用c

3、ase语句产生一个任意方波序列，即为调制信号。信号仿真波形如图3-3。 tmp=tmp+1'b1;case(tmp)4'd0:out<=0;4'd1:out<=1;4'd2:out<=0; 源程序见附录2 . 图3-3 Quartus 信号仿真波形. .3.二选一选择器选择器的编程思想为当输入波形电平为高电平时，选择f1，当输入波形电平为低电平时，选择f2。 1'd0: MW_dtempl = MW_din0l; default: MW_dtempl = MW_din1l;源程序见附录34.正弦波发生电路：通过正弦表来产生正弦波形，产生

4、正弦波的原理图如图3-4，用Quartus 仿真出来的波形图如图3-5.图3-4 正弦波产生器原理图图3-5 Quartus 正弦波仿真波形5. 2FSK调制器按照图3-2所示的调制电路的原理框图，将上面所写的各个程序模块化，搭建如下图3-6的顶层文件。图3-6 2FSK调制电路原理图三实验结论1 Quartus软件仿真2FSK Quartus 仿真波形图如下图3-7所示，一开始仿真出来的波形并不理想，原因在于分频器都设置为16分频，从而两个频率相等，将一个载波频率换为8分频后，仿真出来的波形即为理想波形。图3-7 Quartus 仿真波形2在FPGA实验板中下载并用示波器观察2FSK调制信号

5、用示波器观察到的时域波形如图3-8所示，可以看出与图3-7所示的Quartus 仿真波形图对比，可以看出f1与f2的幅度略有不同，这是因为高频载波分量超出了FPGA实验板放大电路最大响应的范围，从而使得高频信号幅度放大程度降低所造成的。示波器频域输出波形如图3-9所示， 在理论计算下，f1和f2的32位采样频率分别为：f1=20MHz/8/32=78.125kHzf2=20MHz/16/32=39.0625kHz由频谱图看出，实际输出波形的两个频率响应峰值所对应频率即为f1,f2。图3-8示波器时域输出波形 图3-9 示波器输出频谱图附录1module div4000(clk_out,clk_

6、in);output clk_out;input clk_in;reg 13:0 cnt;reg clk_out;parameter N=100;always (posedge clk_in )beginbeginif(cnt=N/2-1)begin clk_out <= !clk_out; cnt<=0; endelsecnt <= cnt + 1;endendendmodule附录2module singnal15(clk ,out);input clk;output out;reg3:0 tmp=4'b0;reg out;/生成序列 使用casealways(p

7、osedge clk )beginif(tmp > 4'd15)tmp=4'd0;else tmp=tmp+1'b1;case(tmp)4'd0:out<=0;4'd1:out<=1;4'd2:out<=0;4'd3:out<=0;4'd4:out<=1;4'd5:out<=1;4'd6:out<=0;4'd7:out<=1;4'd8:out<=1;4'd9:out<=0;4'd10:out<=1;4'd

8、11:out<=0;4'd12:out<=0;4'd13:out<=0;4'd14:out<=0;4'd15:out<=0;endcaseendendmodule附录3module select( din0, dout, din1, sel);parameter N = 8;input N-1:0 din0;output N-1:0 dout;input N-1:0 din1;input sel; wire N-1:0 MW_din0l; wire N-1:0 MW_din1l; reg N-1:0 MW_dtempl; always (MW_din0l or MW_din1l or sel) begin case (sel) 1'd0: MW_dtempl = MW_d