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1、第1章习题及解答1.1 将下列二进制数转换为等值的十进制数。(1)(11011)2(2)(10010111)2(3)(1101101)2(4)(11111111)2(5)(0.1001)2(6)(0.0111)2(7)(11.001)2 (8)(101011.11001)2题1.1 解:(1)(11011)2 =(27)10 (2)(10010111)2 =(151)10(3)(1101101)2=(109)10 (4)(11111111)2 =(255)10(5)(0.1001)2 =(0.5625)10 (6)(0.0111)2 =(0.4375)10(7)(11.001)2=(3.125
2、)10 (8)(101011.11001)2 =(43.78125)101.3 将下列二进制数转换为等值的十六进制数和八进制数。(1)(1010111)2(2)(110111011)2(3)(10110.011010)2(4)(101100.110011)2题1.3 解:(1)(1010111)2 =(57)16 =(127)8(2)(110011010)2 =(19A)16 =(632)8(3)(10110.111010)2 =(16.E8)16 =(26.72)8(4)(101100.01100001)2 =(2C.61)16 =(54.302)81.5 将下列十进制数表示为8421BCD
3、码。(1)(43)10 (2)(95.12)10(3)(67.58)10(4)(932.1)10题1.5 解:(1)(43)10=(01000011)8421BCD (2) (95.12)10 =(10010101.00010010)8421BCD(3)(67.58)10=(01100111.01011000)8421BCD (4) (932.1)10 8421BCD1.7将下列有符号的十进制数表示成补码形式的有符号二进制数。(1)+13(2)9(3)+3(4)8题1.7解:(1)+13 =(01101)2(2)9=(10111)2(3)+3=(00011)2 (4)8 =(11000)21.
4、9用真值表证明下列各式相等。(1)(2)(3)(4)题1.9解:(1)证明0000011110111111(2)证明0000000100010000110010000101111101111100(3) 证明0001100100010110110010000101001101111100(4)证明00011001000101101100100111011111000111001.11 用逻辑代数公式将下列逻辑函数化成最简与或表达式。(1)(2)(3)(4)(5)(6)题1.11解:(1)(2)(3)(4)(5)(6)或1.13 用卡诺图将下列逻辑函数化成最简与或表达式。(1) 且(2) 且不能
5、同时为0或同时为1(3)(4)(5)(6)题1.13解:(1) 且(2) 且不能同时为0或同时为1(3)(4)(5)或(6)1.15将下列逻辑函数化简为或非或非式。(1)(2)(3)(4)题1.15解:(1)或(2)(3)(4)第2章习题及解答2.1判断图P2.1所示电路中各三极管的工作状态,并求出基极和集电极的电流及电压。图P2.1题2.1 解:(a)三极管为放大状态;设有: (b)三极管为饱和状态; 2.3试画出图P2.3中各门电路的输出波形,输入A、B的波形如图中所示。图P2.3题2.3 解:2.5指出图P2.5中各TTL门电路的输出为什么状态(高电、低电平或高阻态)?图P2.5题2.5
6、 解:;为高阻;为高阻;。2.7在图P2.7各电路中,每个输入端应怎样连接,才能得到所示的输出逻辑表达式。图P2.7题2.7 解:2.9 试写出图P2.9所示CMOS电路的输出逻辑表达式。(a) (b) 图P2.9题2.9 解:;2.11试写出图P2.11中各NMOS门电路的输出逻辑表达式。图P2.11题2.11 解: ; ;2.13试说明下列各种门电路中哪些可以将输出端并联使用(输入端的状态不一定相同)。(1)具有推拉式输出级的TTL电路;(2)TTL电路的0C门;(3)TTL电路的三态输出门;(4)普通的CMOS门;(5)漏极开路输出的CMOS门;(6)CMOS电路的三态输出门。题2.13
7、 解:(1)、(4)不可以;(2)、(3)、(5)、(6)可以。第3章习题及解答3.1分析图P3.1所示电路的逻辑功能,写出输出逻辑表达式,列出真值表,说明电路完成何种逻辑功能。图P3.1题3.1 解:根据题意可写出输出逻辑表达式,并列写真值表为:ABF001010100111 该电路完成同或功能3.2 分析图P3.3所示电路的逻辑功能,写出输出和的逻辑表达式,列出真值表,说明电路完成什么逻辑功能。图P3.3题3.3 解:根据题意可写出输出逻辑表达式为:列写真值表为:ABCF1F20000000110010100110110010101011100111111 该电路构成了一个全加器。3.5
8、写出图P3.5所示电路的逻辑函数表达式,其中以S3、S2、S1、S0作为控制信号,A,B作为数据输入,列表说明输出Y在S3S0作用下与A、B的关系。图P3.5题3.5 解:由逻辑图可写出Y的逻辑表达式为: 图中的S3、S2、S1、S0作为控制信号,用以选通待传送数据A、B,两类信号作用不同,分析中应区别开来,否则得不出正确结果。由于S3、S2、S1、S0共有16种取值组合,因此输出Y和A、B之间应有16种函数关系。列表如下:3.7 设计一个含三台设备工作的故障显示器。要求如下:三台设备都正常工作时,绿灯亮;仅一台设备发生故障时,黄灯亮;两台或两台以上设备同时发生故障时,红灯亮。题3.7 解:设
9、三台设备为A、B、C,正常工作时为1,出现故障时为0; F1为绿灯、F2为黄灯、F3为红灯,灯亮为1,灯灭为0。根据题意可列写真值表为:ABCF1F2F3000001001001010001011010100001101010110010111100求得F1、F2、F3的逻辑表达式分别为:根据逻辑表达式可画出电路图(图略)。3.9 设计一个组合逻辑电路,该电路有三个输入信号ABC,三个输出信号XYZ,输入和输出信号均代表一个三位的二进制数。电路完成如下功能: 当输入信号的数值为0,1,2,3时,输出是一个比输入大1的数值;当输入信号的数值为4,5,6,7时,输出是一个比输入小1的数值。题3.9
10、 解:根据题意可列写真值表为:ABCXYZ000001001010010011011100100011101100110101111110写出逻辑表达式为: 根据逻辑表达式可画出电路图(图略)。3.11 试用与非门设计一个组合电路,该电路的输入X及输出Y均为三位二进制数,要求:当0X3时,Y=X; 当4X6时,Y=X+1,且X6。题3.11 解:因为X和Y均为三位二进制数,所以设X为, Y为,其中和为高位。根据题意可以列写真值表如下:000000001001010010011011100101101110110111111XXX 化简后得到分别为因为要用与非门电路实现,所以将写成与非与非式:根
11、据逻辑表达式可画出电路图(图略)。3.13 设A和B分别为一个2位二进制数,试用门电路设计一个可以实现Y=A×B的算术运算电路。题3.13 解:根据题意设A=a1a0;B=b1b0;Y=y3y2y1y0,列出真值表为 a1a0b1b0y3y2y1y0a1a0b1b0y3y2y1y000000000100000000001000010010010001000001010010000110000101101100100000011000000010100011101001101100010111001100111001111111001分别求出y3,y2,y1,y0的表达式为:根据逻辑表
12、达式可画出电路图(图略)。3.15 判断逻辑函数,当输入变量按变化时,是否存在静态功能冒险。题3.15 解:画出逻辑函数的卡诺图如图所示:(1)可以看出当输入变量从0110变化到1100时会经历两条途径,即(3)从0011到0110经历的两条途径001100100110和001101110110,都会产生0冒险。第4章习题及解答4.1 用门电路设计一个4线2线二进制优先编码器。编码器输入为,优先级最高,优先级最低,输入信号低电平有效。输出为,反码输出。电路要求加一G输出端,以指示最低优先级信号输入有效。题4.1 解:根据题意,可列出真值表,求表达式,画出电路图。其真值表、表达式和电路图如图题解
13、4.1所示。由真值表可知。4.3 试用3线8线译码器74138扩展为5线32线译码器。译码器74138逻辑符号如图4.16(a)所示。题4.3 解:5线32线译码器电路如图题解4.3所示。4.5写出图P4.5所示电路输出和的最简逻辑表达式。译码器74138功能表如表4.6所示。题4.5解:由题图可得:4.7 试用一片4线16线译码器74154和与非门设计能将8421BCD码转换为格雷码的代码转换器。译码器74154的逻辑符号如图4.17所示。解:设4位二进制码为,4位格雷码为。根据两码之间的关系可得:则将译码器74154使能端均接低电平,码输入端从高位到低位分别接,根据上述表达式,在译码器后加
14、3个8输入端与非门,可得可直接输出。(图略)4.9试用8选1数据选择器74151实现下列逻辑函数。74151逻辑符号如图4.37(a)所示。 题4.9解:如将按高低位顺序分别连接到数据选择器74151的地址码输入端,将数据选择器的输出作为函数值。则对各题,数据选择器的数据输入端信号分别为:(注意,数据选择器的选通控制端必须接有效电平,图略) 4.11图P4.11为4线-2线优先编码器逻辑符号,其功能见图4.3(a)真值表。试用两个4线-2线优先编码器、两个2选1数据选择器和一个非门和一个与门,设计一个带无信号编码输入标志的8线-3线优先编码器。 题4.11解:由图4.3(a)真值表可见,当编码
15、器无信号输入时,因此可以利用的状态来判断扩展电路中哪一个芯片有编码信号输入。所设计电路如图题解4.11所示,由电路可见,当高位编码器(2)的时,表示高位编码器(2)有编码信号输入,故选通数据选择器的0通道,将高位编码器(2)的码送到端;当高位编码器(2)的时,表示高位编码器(2)无编码信号输入,而低位编码器(1)有可能有编码信号输入,也可能无编码信号输入,则将低位编码器(1)的码送到端(当无编码信号输入输入时,)。编码器输出的最高位码,由高位编码器(2)的信号取反获得。由电路可见,表示无编码信号输入。 4.13 试用一片3线8线译码器74138和两个与非门实现一位全加器。译码器74138功能表
16、如表4.6所示。题4.13解:全加器的输出逻辑表达式为: 式中,为两本位加数,为低位向本位的进位,为本位和, 为本位向高位的进位。根据表达式,所设计电路如图题解4.13所示。4.15 写出图P4.15所示电路的输出最小项之和表达式。题4.15解: 4.17 试完善图4.47所示电路设计,使电路输出为带符号的二进制原码。题4.17解:由于加减器的输入均为二进制正数,所以,当电路作加法时,输出一定为正,这时图4.47中的表示进位。当时,电路作减法运算,电路实现功能。由例4.15分析可知,当时,电路输出即为原码;当时,应将电路输出取码,使其成为原码。设电路符号位为,进位位为,可写出和的表达式为,。当
17、时,须对取码。所设计电路如图题解4.17所示。*4.19 试用两片4位二进制加法器7483和门电路设计一个8421BCD码减法器,要求电路输出为带符号的二进制原码。7483的逻辑符号如图4.46(b)所示。(提示:BCD码减法和二进制减法类似,也是用补码相加的方法实现,但这里的补码应是10的补,而不是2的补。求补电路可用门电路实现)题4.19解:(解题思路)首先利用两片4位二进制加法器7483和门电路设计一个BCD码加法器(见例4.16)。由于用加法器实现减法运算,须对输入的减数取10的补,另外,还须根据BCD码加法器的进位信号的状态来决定是否对BCD码加法器输出信号进行取补。所设计的电路框如
18、图题解4.19所示。图中,A为被减数,B为减数,Y为差的原码,G为符号位。com10s为求10的补码电路,该电路可根据10的补码定义,通过列真值表,求逻辑表达式,然后用门电路或中规模组合电路(如译码器)实现。bcdsum为BCD码加法器,可利用例4.16结果,也可自行设计。selcom10s为判断求补电路,当bcdsum输出进位信号C为1时,表示结果为正,;当C为0时,表示结果为负,Y应是S的10 的补码,利用com10s电路和数据选择器,很容易完成该电路设计。(电路详解略)4.23 试用一片双4选1数据选择器74HC4539和一片3线-8线译码器74138构成一个3位并行数码比较器。要求:电
19、路输入为两个3位二进制数,输出为1位,当输入两数相同时,输出为0,不同时输出为1。数据选择器74HC4539功能表见图4.34(b)所示,译码器74138功能表如表4.6所示。题4.23解:首先将双4选1数据选择器74HC4539连接成8选1数据选择器,如图4.36所示。8选1数据选择器和3线-8线译码器74138构成的并行数码比较器如图题解4.23所示。图中,和为两个需比较的二进制数,A 被加到数据选择器的地址输入端,B被加到译码器的输入端,容易看出,当时,数据选择器的输出;当时,。 4.25 试用一片4位数值比较器74HC85构成一个数值范围指示器,其输入变量ABCD为8421BCD码,用
20、以表示一位十进制数X。当X5时,该指示器输出为1。否则输出为0。74HC85功能表如表4.15所示。题4.25解:该题最简单的解法是利用4位数值比较器74HC85将输入的8421BCD码与4比较,电路图如图题解4.25所示。 4.27 试用4位数值比较器74HC85和逻辑门,设计一个能同时对3个4位二进制数进行比较的数值比较器,使该比较器的输出满足下列真值表要求(设3个二进制分别为:,。74HC85功能表如表4.15所示。题4.27解:首先用3个数值比较器74HC85分别完成和、和、和之间的比较,比较的结果有3组,分别是,;,;,。利用这3组结果,根据题目要求,加8个门电路,可完成电路设计。电
21、路图如图题解4.27所示。4.29 试用两片74HC382ALU芯片连成8位减法器电路。74HC382的逻辑符号和功能表如图4.65所示。题4.29解:两片74HC382ALU芯片连成8位减法器电路如图题解4.29所示。图中ALU(1)为低位芯片,ALU(2)为高位芯片,要实现减法运算,选择码必须为001,低位芯片的CN输入必须为0。习题5.1 请根据图P5.1所示的状态表画出相应的状态图,其中X为外部输入信号,Z为外部输出信号,A、B、C、D是时序电路的四种状态。 图P5.1 图P5.2题5.1 解:图 题解5.15.3 在图5.4所示RS锁存器中,已知S和R端的波形如图P5.3所示,试画出
22、Q和对应的输出波形。 图P5.3题5.3 解: 图 题解5.35.5 在图5.10所示的门控D锁存器中,已知C和D端的波形如图P5.5所示,试画出Q和对应的输出波形。 图P5.5题5.5 解:图 题解5.55.7 已知主从RS触发器的逻辑符号和CLK、S、R端的波形如图P5.7所示,试画出Q端对应的波形(设触发器的初始状态为0)。图P5.7题5.7 解:图 题解5.75.9 图P5.9为由两个门控RS锁存器构成的某种主从结构触发器,试分析该触发器逻辑功能,要求:(1)列出特性表; (2)写出特性方程;(3)画出状态转换图;(4)画出状态转换图。图 题解5.9题5.9 解:(1)特性表为: CL
23、K X YQnQn+1× × × 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1×01010101Qn01001110(2) 特性方程为:(3) 状态转换图为:图 题解5.9(3)(4)该电路是一个下降边沿有效的主从JK触发器。5.11 在图P5.11(a)中,FF1和FF2均为负边沿型触发器,试根据P5.11(b)所示CLK和X信号波形,画出Q1、Q2的波形(设FF1、FF2的初始状态均为0)。 图P5.11题5.11 解: 图 题解5.115.13 试画出图P5.13所示电路在连续三个CLK信号作用下Q1及Q2端的输出波形(
24、设各触发器的初始状态均为0)。图P5.13题5.13 解:图 题解5.135.15 试用边沿D触发器构成边沿T触发器。题5.15 解:D触发器的特性方程为:T触发器的特性方程为: 所以,5.17请分析图P5.17所示的电路,要求: (1)写出各触发器的驱动方程和输出方程; (2)写出各触发器的状态方程;(3)列出状态表;(4)画出状态转换图。图P5.17题5.17 解:(1) 驱动方程为: ; ;输出方程为:(2) 各触发器的状态方程分别为:; (3) 状态表为:X Q1n Q0nQ1n+1 Q0n+1 Z0 0 0 0 0 00 0 1 0 0 00 1 00 0 00 1 10 0 01
25、0 00 1 01 0 11 0 01 1 01 0 11 1 11 0 1(4)状态转换图为:图 题解5.17(4)5.19请分析图P5.19所示的电路,要求:(1)写出各触发器的驱动方程;(2)写出各触发器的状态方程;(3)列出状态表;(4)画出状态转换图(要求画成Q3Q2Q1)。图P5.19题5.19 解:(1) 驱动方程为:; ; ;(2) 各触发器的状态方程分别为:; ; ;(3) 状态表为:Q3n Q2n Q1nQ3n+1 Q2n+1 Q1n+10 0 0 0 0 1 0 0 1 0 1 00 1 00 1 10 1 11 0 01 0 01 0 11 0 10 0 01 1 01
26、 1 11 1 10 0 0(4)状态转换图为:图 题解5.19(4)5.21下图是某时序电路的状态图,该电路是由两个D触发器FF1和FF0组成的,试求出这两个触发器的输入信号D1和D0的表达式。图中A为输入变量。 图P5.21题5.21 解: 图 题解5.21所以,这两个触发器的输入信号D1和D0的表达式分别为:5.23 试用JK触发器和少量门设计一个模6可逆同步计数器。计数器受X输入信号控制,当X=0时,计数器做加法计数;当X=1时,计数器做减法计数。题5.23 解:由题意可得如下的状态图和状态表: 分离、的卡诺图,得 所以, 电路能自启动。(图略)注:答案不唯一第6章题解:6.1 试用4
27、个带异步清零和置数输入端的负边沿触发型JK触发器和门电路设计一个异步余3BCD码计数器。题6.1 解:余3BCD码计数器计数规则为:0011010011000011,由于采用异步清零和置数,故计数器应在1101时产生清零和置数信号,所设计的电路如图题解6.1所示。6.3 试用D触发器和门电路设计一个同步4位格雷码计数器。题6.3 解:根据格雷码计数规则,计数器的状态方程和驱动方程为: 按方程画出电路图即可,图略。6.5 试用4位同步二进制计数器74163实现十二进制计数器。74163功能表如表6.4所示。题 6.5 解:可采取同步清零法实现。电路如图题解6.5所示。6.7 试用4位同步二进制计
28、数器74163和门电路设计一个编码可控计数器,当输入控制变量M=0时,电路为8421BCD码十进制计数器,M=1时电路为5421BCD码十进制计数器,5421BCD码计数器状态图如下图P6.7所示。74163功能表如表6.4所示。 题6.7 解:实现8421BCD码计数器,可采取同步清零法;5421BCD码计数器可采取置数法实现,分析5421BCD码计数规则可知,当时需置数,应置入的数为:。加入控制信号M,即可完成电路设计。电路如图题解6.7所示。6.9 试用同步十进制计数器74160和必要的门电路设计一个365进制计数器。要求 各位之间为十进制关系。74160功能表如表6.6所示。题6.9
29、解:用3片74160构成3位十进制计数器,通过反馈置数法,完成365进制计数器设计。电路如图题解6.9所示。6.11 图P6.11所示电路是用二十进制优先编码器74147和同步十进制计数器74160组成的可控制分频器。已知CLK端输入脉冲的频率为10KHz,试说明当输入控制信号A,B,C,D,E,F,G,H,I分别为低电平时,Y端输出的脉冲频率各为多少。优先编码器74147功能表如表4.4所示,74160功能表如表6.6所示。 题6.11 解: 当时,74160构成模9计数器,端输出频率为KHz; 当时,74160构成模8计数器,端输出频率为KHz; 当时,74160构成模7计数器,端输出频率
30、为KHz; 当时,74160构成模6计数器,端输出频率为KHz; 当时,74160构成模5计数器,端输出频率为KHz; 当时,74160构成模4计数器,端输出频率为KHz;当时,74160构成模3计数器,端输出频率为KHz; 当时,74160构成模2计数器,端输出频率为KHz; 当时,74160循环置9,端输出频率为0Hz;6.13 试用D触发器、与非门和一个2线4线译码器设计一个4位多功能移位寄存器,移位寄存器的功能表如图P6.13所示。题6.13 解: 以i单元示意(左侧为i-1单元,右侧为i+1单元),示意图如图题解6.13所示。6.15 参照串行累加器示意图(见图6.40),试用4片移
31、位寄存器79194、一个全加器和一个D触发器设计一个8位累加器,说明累加器的工作过程,画出逻辑图。移位寄存器79194功能表如表6.10所示。题6.15 解: 8位串行累加器电路如图题解6.15所示。累加器的工作过程为:首先通过清零信号使累加器清零,然后使,电路进入置数状态,这时可将第一组数送到并行数据输入端,在CLK脉冲作用下,将数据存入右侧输入寄存器中。其后,使电路改变成右移状态(),在连续8个CLK脉冲作用后,输入寄存器中的数据将传递到左侧输出寄存器中。接着可并行输入第2组数据,连续8个CLK移位脉冲作用后,输出寄存器的数据将是前两组数据之和。以此往复,实现累加功能。6.17 试用移位寄
32、存器79194和少量门设计一个能产生序列信号为00001101的移存型序列信号发生器。移位寄存器79194功能表如表6.10所示。题6.17 解: (1)电路按下列状态变换(): 000000010011011011011010010010000000(2)使74194工作在左移状态(SA1,SB0)若考虑自启动, (结果不唯一),电路图如图题解6.17所示。 6.19 试分析图P6.19所示电路,画出完整状态转换图,说明这是几进制计数器,能否自启动?移位寄存器79194功能表如表6.10所示。题6.19 解: 状态转换图如图题解6.19所示。可见,这是一个能自启动的模7计数器。习题7.1 若
33、某存储器的容量为1M×4位,则该存储器的地址线、数据线各有多少条?题7.1 解:该存储器的地址线有10条,数据线有2条。7.3 某计算机的内存储器有32位地址线、32位并行数据输入、输出线,求该计算机内存的最大容量是多少?题7.3 解: 该计算机内存的最大容量是232×32位。7.5 已知ROM的数据表如表P7.5所示,若将地址输入A3、A2、A1和A0作为3个输入逻辑变量,将数据输出F3、F2、F1和F0作为函数输出,试写出输出与输入间的逻辑函数式。表P7.5题7.5 解: 7.7 请用容量为1K×4位的Intel2114芯片构成4K×4位的RAM,要
34、求画出电路图。题7.7 解:图 题解7.77.9 已知4输入4输出的可编程逻辑阵列器件的逻辑图如图P7.9所示,请写出其逻辑函数输出表达式。图P7.9 题7.9 解: 7.11 假设GAL器件的结构控制字取值分别为:,请画出OLMC(n)的等效电路图。题7.11 解: 当GAL器件的结构控制字取值分别为:,时,画出OLMC工作在纯组合输出模式,低电平输出有效,其等效电路如图题解7.11所示。图 题解7.117.13 请问CPLD的基本结构包括哪几部分?各部分的功能是什么?题7.13 解:CPLD产品种类和型号繁多,虽然它们的具体结构形式各不相同,但基本结构都由若干个可编程的逻辑模块、输入/输出
35、模块和一些可编程的内部连线阵列组成。如Lattice公司生产的在系统可编程器件ispLSI1032,主要由全局布线区(GRP)、通用逻辑模块(GLB)、输入/输出单元(IOC)、输出布线区(ORP)和时钟分配网络(CDN)构成。全局布线区GRP位于器件的中心,它将通用逻辑块GLB的输出信号或I/O单元的输入信号连接到GLB的输入端。通用逻辑块GLB位于全局布线区GRP的四周,每个GLB相当于一个GAL器件。输入/输出单元IOC位于器件的最外层,它可编程为输入、输出和双向输入/输出模式。输出布线区ORP是介于GLB和IOC之间的可编程互连阵列,以连接GLB输出到IOC。时钟分配网络CDN产生5个
36、全局时钟信号,以分配给GLB和IOC使用。7.15 若用XC4000系列的FPGA器件实现4线-16线译码器,请问最少需占用几个CLB?题7.15 解: 最少需占用8个CLB。 第一个CLB可以完成任意两个独立4变量逻辑函数或任意一个5变量逻辑函数,产生两个输出。而4线-16线译码器由4个输入变量产生16个输出变量,那么8个CLB的G、F组合逻辑函数发生器的输入端均共用译码器的4个输入变量,而每个CLB则分别完成译码器的16个输出变量中的2个输出。具体实现如图题解7.15。图 题解7.15第8章习题及解答8.1 在图8.3(a)用5G555定时器接成的施密特触发电路中,试问: (1)当时,而且
37、没有外接控制电压时,、和各为多少伏? (2)当时,控制电压时,、和各为多少伏?题8.1 解: , , ; , ,。8.3 图P8.3(a)为由5G555构成的单稳态触发电路,若已知输入信号的波形如图P8.3(b)所示,电路在t=0时刻处于稳态。 (1)根据输入信号的波形图定性画出和输出电压对应的波形。 (2)如在5G555定时器的5脚和1脚间并接一只10K的电阻,试说明输出波形会发生怎样的变化? (a) (b)图 P8.3题8.3 解:(1)对应的波形如图题解8.3(a)所示。图 题解8.3(a) (2)如在5G555定时器的5脚和1脚间并接一只10K的电阻,则输出脉冲宽度等于电容电压从0上升到所需时间,因此输出脉冲宽度要比图题解8.3(a
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