高效率同步降压型转换器的版图设计研究毕业论文

1、摘要随着集成电路已经进入深亚微米时代，版图设计早已成为集成电路产业链中重要的一环。它不仅是芯片是否能被生成的保证，同时也关系到实际产品的性能是否能满足预期的目标。因此，同步降压型转换器的版图设计研究具有非常重要的意义。该芯片是一个高频率，同步整流，降压型开关模式转换器。具有置的功率MOS，实现了连续输出2A电流，具有优异的负载和电路调控能力。在很宽的输入电压围，该芯片具有同步操作模式，在保证输出电流效率更高的围，电流模式能提供快速的瞬态响应和简化环路稳定性。该芯片具有完整的保护功能，如过电流保护和热关机。该芯片采用的是节省空间的SOT23-8引脚封装。关键词：高效率，同步整流，电流模式53 /

2、 57ABSTRACTWith the integrated circuit has entered the deep sub-micron times,the layout design had became an important part of the integrated circuit industry chain.It is not only the chip can be generated,but also related to whether the actual product performance can achieve the expected target.The

3、reforce,it is very important to research layout design of the synchronous and step-down converter.This chip is a high-frequency, synchronous,rectified, step-down, switch-mode converterwith built-in power MOSFETs. It offers a verycompact solution to achieve a 2A continuousoutput current with excellen

4、t load and lineregulation over a wide input supply range. TheMP1494 has synchronous mode operation forhigher efficiency over the output current loadrange.Current-mode operation provides fast transientresponse and eases loop stabilization.Full protection features include over-currentprotection and th

5、ermal shut down.The MP1494 requires a minimal number ofreadily-available standard external components,and is available in a space-saving 8-pinpackage.Key words：high-frequency, synchronous rectifier,current mode目录第1章课题整体框架11.1课题任务11.2课题要求11.3研究意义2第2章设计方案32.1 软件部分32.1.1 软件工具32.1.2 cadence操作说明32.2 集成电路

6、版图可靠性需要避免的三大效应72.2.1 PAE72.2.2 Latch_up82.2.3 ESD效应112.3 子模块版图142.3.1 LDO模块142.3.2 UVLO模块152.3.3 freq_comp模块162.3.4 control_logic模块172.3.5 current_sense模块182.3.6 EN模块192.3.7 HS_control模块192.3.8 OCP模块202.3.9 EA_compensation模块212.3.10 AAM模块222.3.11 Driver_HS模块232.3.12 Driver_Bootstrap模块242.3.13 OSC模块2

7、52.3.14 Driver_LS模块262.3.15 EA_core模块262.4 顶层版图272.4.1 顶层版图布局272.4.2 顶层版图28第3章实现功能293.1 实现功能描述293.2 部分模块功能介绍30第4章调试与实现314.1 调试中遇到的重点与难点314.1.1 不接Power的Nwell314.1.2 高压器件的第五端324.2 解决方案344.2.1 不接Power的Nwell的解决方案344.2.1 高压器件的第五端的连接方式364.3 实现展示414.3.1 高压器件的第五端连接正确之后的验证41第5章总结42参考文献43致44附录45附录一：IC版图设计中电阻的

8、匹配基础篇45第1章 课题整体框架1.1课题任务随着电子产品轻、薄化的发展趋势，要求电子元器件体积更小，功耗更低。开关电源作为电子设备中不可或缺的组成部分也在不断的进步。高效率、更可高、高集成度、低功耗、低噪声、抗干扰和模块化成为了电源芯片的发展方向。电源转换器根据输入和输出信号的不同可以分为四大类：交流交流转换器(AC-AC converter)、交流-直流转换器（AC-DC converter）、直流-直流转换器（DC-DC converter）、直流-交流转换器（DC-AC converter），本项目为直流-直流转换器（DC-DC converter）。本次版图设计采用UTC 0.5u

9、m BCD工艺。该工艺为双阱psub工艺，2M2P（双层金属双层多晶硅工艺），在本项目中所涉与器件为高压部分18V，低压部分5V。器件包括高低压mosfet，二极管，三极管，多晶硅电阻，Asymmetric ISO等等。本次课题设计的任务是根据电路设计者提供的高精度的同步降压型开关转换器电路，结合实际工艺要求完成高质量的版图设计。1.2课题要求本项目来源于元顺微电子分公司的实际项目，在综合市场因素和工艺水平的基础上，利用cadence、calibre等EDA工具，基于集顺代工厂0.5um BCD工艺设计了一款电流模高效率同步降压型DC-DC转换器的版图，从底层block开始到顶层的布局布线，在

10、版图结构中做好匹配，屏蔽敏感信号，隔离高噪声模块与易受干扰模块，做好latch_up防护，利用合理的ESD结构防止静电泄放。在版图设计中采用calibre验证工具对版图进行drc、lvs验证，并最终生成可用于生成的GDSII文件。本课题的主要工作包括：1.孔和基础器件的创建；2.底层block绘制；3.顶层top绘制；1.3研究意义目前在我国从事集成电路设计行业工作的公司有很多：有无晶圆厂的专业设计公司，也有涵盖从晶圆生产到封装测试所有流程的大型公司。我国集成电路设计行业与经济发达的国家相比，差距还很大，我们应该努力提升自身业务能力，从工艺制造到电路设计方面提升自身对集成电路的理解以在实际项目

11、中绘制出更为优异的版图。第2章 设计方案2.1 软件部分2.1.1 软件工具Cadence是CADENCE公司生产的集成电路设计工具的总称，是一个大型的EDA软件合集，是具有强大功能的大规模集成电路计算机辅助设计系统，它几乎可以完成电子设计的方方面面，包括ASIC设计、FPGA设计和PCB设计等。Cadence 在仿真、电路图设计、自动布局布线、版图设计与验证等方面悠着绝对的优势，也是目前绝大多数IC设计公司所使用的软件。本论文是利用cadence ic51完成的，所以重点介绍一下软件cadence ic51。在cadence ic51中包含了混合输入的原理图输入方式（Virtuos Sche

12、matic Composer）、混合信号设计环境（Affirma Analog Design Environment）、版图编辑（Virtuoso Layout Editor）等等。版图编辑（Virtuoso Layout Editor）是版图编辑者最常用的设计工具，下面通过2.1.2 模块流程图来介绍一下版图编辑（Virtuoso Layout Editor）的使用。2.1.2 cadence操作说明常用的cadence配套文件包含以下三个，如图2-1所示。cadence为启动cadence ic51的脚本文件（该脚本文件含启动cadence ic51的快捷方式icfb&，其中&am

13、p;表示cadence ic51以后台运行的方式打开），cds.lib为库管理文件（library manager），.cdsinit为cadence启动文件(可以用来自定义额外加载的东西)。图2-1 cadence配套文件运行cadence启动脚本文件，cadence ic51启动过程如图2-2所示。图2-2 cadence ic51启动过程软件启动完成之后，生成如图2-3所示的CDS.log窗口。位于窗口下方，mouse字样上方的是CIW窗口（Command Interpreter Window），即为命令解释窗，此外cadence软件嵌的控制窗口，通过此处可以在cadence软件启动之后

14、加载脚本文件等。图2-3 CDS.log窗口启动cadence软件之后，通过如图2-4所示的操作步骤建立一个新的库，在这个库下完成版图的编辑。图2-4 建库按图示2-4操作后，会出现NEW Library建立窗口，在左侧Name处填写新建立的Library的名字，在右侧Technology File下方可以选择新建立的库是否需要绑定一个已存在的技术库（an existing techfile）或者绑定一个由Foundry提供的最为基本的技术文件（a new techfile），甚至也可以只建立一个空库，不需要任何技术支持（Dont need a techfile）。一般情况下，如果Foundr

15、y提供了完整的PDK，我们则在建库的时候可以选择绑定一个已存在的技术库（an existing techfile），操作如图2-5所示。图2-5 新建库的设置点击ok后，弹出如图2-6所示窗口，选择本次项目所需技术库“UTC06_BCD_5V_18V_30V_40V”。再次点击ok之后，一个绑定了技术库的Library就建立好了。图2-6 选择需要绑定的技术库我们可以在Library Manager窗口通过查看库的基本属性，如建立时间，存在目录的具体位置等等。我们可以通过这里验证库是否建立正确，在Library Manager中选中库，右击选择Property即可弹出如图2-7所示的属性窗口。

16、图2-7 库的属性在新建立的库中新建一个view为Virtuoso的Cellview，在此Cellview绘制版图，操作如图2-8所示。图2-8 新建Cellview2.2 集成电路版图可靠性需要避免的三大效应2.2.1 PAE2.2.1.1 PAE简介芯片中金属线或者多晶硅(polysilicon)等导体，就像是一根根天线，当有游离的电荷时，这些“天线”便会将它们收集起来，天线越长，收集的电荷也就越多，当电荷足够多时，就会产生放电对芯片部产生破坏，这就是天线效应（PAE）。IC现代工艺中经常使用的一种方法是离子刻蚀（plasma etching），这种方法就是将物质高度电离并保持一定的能量，

17、然后将这种物质刻蚀在晶圆上，从而形成某一层。理论上，打入晶圆的离子总的对外电性应该是呈现中性的，也就是说正离子和负离子是成对出现，但在实际中，打入晶圆的离子并不成对，这样，就产生了游离电荷。另外，离子注入（ion implanting）也可能导致电荷的聚集。可见，这种由工艺带来的影响我们是无法彻底消除的，但是，这种影响却是可以尽量减小的。在CMOS工艺中，P型衬底是要接地的，如果这些收集了电荷的导体和衬底间有电气通路的话，那么这些电荷就会跑到衬底上去，将不会造成什么影响；如果这条通路不存在，这些电荷还是要放掉的，那么，在哪放电就会对哪里造成不可挽回的后果，一般来讲，最容易遭到伤害的地方就是栅氧

18、化层。通常情况下，我们用“天线比率”（“antenna ratio”）来衡量一颗芯片能发生天线效应的几率。“天线比率”的定义是：构成所谓“天线”的导体（一般是金属）的面积与所相连的栅氧化层面积的比率。随着工艺技术的发展，栅的尺寸越来越小，金属的层数越来越多，发生天线效应的可能性就越大，所以，在0.4um/DMSP/TMSP以上工艺，我们一般不大会考虑天线效应。而采用0.4um以下的工艺就不得不考虑这个问题了。可通过插入二极管（NAC Diode）的方法来解决天线效应，这样当金属收集到电荷以后就通过二极管来放电，避免了对栅极的击穿。注：DMSPDouble Metal Single PolyTM

19、SPThree Metal Single Poly2.2.1.2防止PAE的方法1） 跳线法。又分为“向上跳线”和“向下跳线”两种方式。跳线即断开存在天线效应的金属层，通过通孔连接到其它层（向上跳线法接到天线层的上一层，向下跳线法接到下一层），最后再回到当前层。这种方法通过改变金属布线的层次来解决天线效应，但是同时增加了通孔，由于通孔的电阻很大，会直接影响到芯片的时序和串扰问题，所以在使用此方法时要严格控制布线层次变化和通孔的数量，一般情况下在跳线处孔越多越好。在版图设计中，向上跳线法用的较多，此法的原理是：考虑当前金属层对栅极的天线效应时，上一层金属还不存在，通过跳线，减小存在天线效应的导体

20、面积来消除天线效应。现代的多层金属布线工艺，在低层金属里出现PAE 效应，一般都可采用向上跳线的方法消除。但当最高层出现天线效应时，采用什么方法呢？这就是下面要介绍的另一种消除天线效应的方法了。2） 添加天线器件，给“天线”加上反偏二极管。通过给直接连接到栅的存在天线效应的金属层接上反偏二极管，形成一个电荷泄放回路，累积电荷就对栅氧构不成威胁，从而消除了天线效应。当金属层位置有足够空间时，可直接加上二极管，若遇到布线阻碍或金属层位于禁止区域时，就需要通过通孔将金属线延伸到附近有足够空间的地方，插入二极管。3） 给所有器件的输入端口都加上保护二极管。此法能保证完全消除天线效应，但是会在没有天线效

21、应的金属布线上浪费很多不必要的资源，且使芯片的面积增大数倍，这是VLSI 设计不允许出现的。所以这种方法是不合理，也是不可取的。4） 对于上述方法都不能消除的长走线上的PAE，可通过插入缓冲器，切断长线来消除天线效应。在实际设计中，需要考虑到性能和面积与其它因素的折衷要求，常常将法1、法2 和法4 结合使用来消除天线效应。2.2.2 Latch_up2.2.2.1 Latch_up简介Latch-up原理分析：CMOS电路中在电源VDD和地线GND之间由于寄生的PNP和NPN相互影响可能会产生的一些低阻抗通路，使VDD和GND之间产生大电流，这就称为闩锁效应（latch_up）。闩锁效应剖面图

22、与等效电路图如图2-9所示。随着IC制造工艺的发展，集成度越来越高，产生latch_up的可能性会越来越高。图2-9 闩锁效应剖面图与等效电路图如图2-10所示，当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B反向漏电流构成，电流增益非常小，此时latch up不会产生。图2-10 不会发生闩锁效应的分析电路图如图2-11所示，当一个BJT集电极电流受外部干扰突然增加到一定值时，会反馈至另外一个BJT，从而使两个BJT因触发而导通，如果整个环路增益大于1，则VDD至GND间形成低阻通路，Latch up由此产生。图2-11 会发生闩锁效应的分析电路图Latch-up产生的具

23、体原因分析：1.芯片一开始工作时VDD变化导致Nwell和Psub间的寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch_up。2.当I/O的信号变换超过VDD-GND的围时，将会有大电流在芯片中产生，也会导致SCR的触发。3.ESD静电加压，可能会从保护电路中引入少量带电载流子到阱或衬底中，也会引起可控硅（SCR）的触发。4.当许多驱动器（buffer）同时工作，负载过大使VDD或GND突然变化，也有可能打开可控硅（SCR）的一个BJT，从而存在引起闩锁的风险。5.阱侧面漏电流过大，也有可能会引起闩锁。Latch-up的危害：在进入低阻状态以后，若芯片外界的电路不能限制

24、器件中电流的大小，可能会有过量的电流流过芯片中的金属走线，引起局部器件过热，从而发生金属熔断或烧毁，致使P-N结漏电流增加或短路，烧毁芯片，造成芯片失效。2.2.2.2 防止Latch_up的方法防止闩锁的方法1：使用重掺杂衬底，降低Rsub值，减小反馈环路增益。防止闩锁的方法2：使用轻掺杂外延层，防止侧向漏电流从纵向PNP到低阻衬底的通路。防止闩锁的方法3：使NMOS和PMOS保持足够的间距来降低引发SCR的可能。防止闩锁的方法4：Sub接触孔和Well接触孔应尽量靠近源区。以降低Rwell和Rsub的阻值。防止闩锁的方法5：使用使用隔离槽防止闩锁的方法6：使用GuardRing1.多子Gu

25、ardRing ：P+ Ring环绕NMOS并接GND；N+ Ring环接PMOS并接VDD。使用多子保护环可以降低Rwell和Rsub的阻值，且可以阻止多数载流子到基极。2.少子GuardRing ：制作在N阱中的N+ Ring环绕NMOS并接VDD；P+Ring环绕PMOS并接GND。使用少子保护环可以减少因为少子注入到阱或衬底引发的闩锁。2.2.3ESD效应2.2.2.1 ESD简介在本世纪70前代以前，很多静电问题都是由于人们没有ESD意识而造成的，即使现在也有很多人怀疑ESD会对电子产品造成损坏。这是因为大多数损害发生在人的感觉以下,因为人体对静电放电的感知电压约为3，而许多电子元件

26、在几百伏甚至几十伏时就会损坏，通常电子器件被损坏后没有明显的界限，把元件安装在PCB上以后再检测，结果出现很多问题，分析也相当困难。特别是潜在损坏，即使用精密仪器也很难测量出其性能有明显的变化，所以很都电子工程师和设计人员都怀疑ESD，近年但实验证实，这种潜在损坏在一定时间以后，电子产品的可靠性明显下降。ESD是代表英文“ElectrostaticDischarge”，即"静电放电"的意思。是本世纪中期以来形成的以研究静电的产生与衰减、静电放电模型、静电放电效应如电流热（火花）效应如静电引起的着火与爆炸）和电磁效应（如电磁干扰）等的学科。近年来随着科学技术的飞速发展、微电子

27、技术的广泛应用与电磁环境越来越复杂，对静电泄放的问题越来越重视。ESD产生的三种形式：1.人体形式即指当人体活动时身体和衣服之间的摩擦产生摩擦电荷。当人们手持ESD敏感的装置而不先拽放电荷到地，摩擦电荷将会移向ESD敏感的装置而造成损坏。2.微电子器件带电形式既指这些ESD敏感的装置，尤其对塑料件，当在自动化生产过程中，会产生摩擦电荷，而这些摩擦电荷通过低电阻的线路非常迅速地泻放到高度导电的牢固接地表面，因此造成损坏；或者通过感应使ESD敏感的装置的金属部分带电而造成损坏。3.场感类型形式即有强电场围绕，这可能来之于塑性材料或人的衣服，会发生电子转化跨过氧化层。若电位差超过氧化层的介电常数，则

28、会产生电弧以破坏氧化层，其结果为短路。ESD的主要危害：静电放电是两个具有不同静电电位的物体,由于直接触或静电感应引起两物体间的静电电荷的转移.静电电场的能量达到一定程后,击穿其间介质而进行放电的现象就是静电放电。ESD在一个对地短接的物体暴露在静电场中时发生.两个物体之间的电位差将引起放电电流,传送足够的电量以抵消电位差.这个高速电量的传送过程即为ESD。在这个过程中将产生潜在的破坏电压.电流以与电磁场。ESD将产生强大的尖峰脉冲电流,这种脉冲电流中包含丰富的高频成份,其上限频率可超过1GHz,取决于电平、相对漫湿度、靠近速度和放电物体的形状。在这个频率典型的设备电缆甚至印制板上的走线会变成

29、非常有效的接收天线。因而对于典型的模拟或数字电子设备，ESD倾向于感应出高电平的噪声，它会导致电子设备严重受损或操作失常。当ESD位置距离较近时,无论是电流还是磁场都是很强的。因此在ESD位置附近的电路一般会受到影响。ESD引起的两种失效：由于ESD电流产生热量导致设备的热失效;由于ESD感应出高的电压导致绝缘击穿。两种破坏可能在一个设备中同时发生绝缘击穿可能激发大的电流,这又进一步导致热失效。由ESD引起的芯片损伤如图2-12所示。图2-12 ESD引起的芯片部损伤2.2.2.2 防止ESD的方法目前对于芯片PAD处常用的防止ESD的方法是采用GGNMOS结构。GGNMOS（grounded

30、-gate NMOS）：Drain端接至PAD，Gate端接至电源地。ESD保护利用其寄生的NPN三极管，形成一个低阻抗的放电通路，以此来保护IC的部电路。结构图如图2-13所示。图2-13 GGNMOS用于ESD防治本次项目中所使用的GGNMOS ESD结构如图2-14所示：图2-14 芯片中的实际ESD结构2.3 子模块版图2.3.1 LDO模块图2-15 LDO模块电路图图2-16 LDO模块版图2.3.2UVLO模块图2-17 UVLO模块电路图图2-18 UVLO模块版图2.3.3freq_comp模块图2-19freq_comp模块电路图图2-20freq_comp模块版图2.3.

31、4control_logic模块图2-21control_logic模块电路图图2-22control_logic模块版图2.3.5current_sense模块图2-23current_sense模块电路图图2-24 current_sense模块版图2.3.6EN模块图2-25EN模块电路图图2-26EN模块版图2.3.7HS_control模块图2-27HS_control模块电路图图2-28HS_control模块版图2.3.8OCP模块图2-29OCP模块电路图图2-30 OCP模块版图2.3.9EA_compensation模块图2-31 EA_compensation模块电路图图

32、2-32 EA_compensation模块版图2.3.10AAM模块图2-33 AAM模块电路图图2-34 AAM模块版图2.3.11Driver_HS模块图2-35 Driver_HS模块电路图图2-36 Driver_HS模块版图2.3.12Driver_Bootstrap模块图2-36Driver_Bootstrap模块电路图图2-37Driver_Bootstrap模块版图2.3.13OSC模块图2-38OSC模块电路图图2-39OSC模块版图2.3.14Driver_LS模块图2-40Driver_LS模块电路图图2-41Driver_LS模块版图2.3.15EA_core模块图2

33、-40EA_core模块电路图图2-41EA_core模块版图2.4 顶层版图2.4.1 顶层版图布局芯片顶层整体布局如图2-42所示，椭形方块为PAD，矩形方块为block。图2-42 芯片顶层整体布局图2.4.2顶层版图芯片顶层最终版图如图2-43所示。图2-43 芯片顶层最终版图第3章 实现功能3.1 实现功能描述高效率同步降压型转换器芯片功能框图如图3-1所示图3-1 芯片整体功能框图功能描述：此芯片是一个具有高频、同步、降压、整流特性的开关模式转换器。其中芯片置Power MOSFETS，在具有优良负载和对输入电压围很大时线性调节均能够实现2A电流的连续输出。该芯片拥有固定的工作频率

34、，利用峰值电流控制模式去调节输出电压。该芯片含有一个部时钟供给PWM周期，集成的高端功率MOSFETS保持开启直到电流达到被比较电压设定的值。当电源关断时，功率MOSFETS保持关闭直到下一个时钟周期开始。如果在一个占空比为95%的PWM周期中，功率MOSFETS的电流没有达到被比较电压设定的值，那么模块中的功率MOSFETS会被强制关断。此芯片理想情况下的功能仿真如图3-2所示，即在输入电压（Vin）围4.5V-16V之间都可以通过芯片自调节，最终产生稳定的2A电流输出。图3-1 理想情况下的芯片功能仿真图3.2 部分模块功能介绍REF模块:此芯片是作为部电路电源的一个置调节器。此模块采用I

35、/O VIN的输入电压，并且在所有正确的VIN输入围都能正常工作。当VIN上的输入电压大于5.0V时，REF模块的输出是全部被调节过的。当VIN的输入电压低于5.0V时，REF模块的输出减少，并且这部分需要用到0.1f解耦的瓷电容器作调节。AAM模块：AAM模块是一个误差放大器，用作比较FB引脚的输入大于REF模块产生的的0.8V电压的部分，并且输出比较电压去控制Power mos上的电流。此优化了的部补偿网络简化了回路组件和控制环路的设计。UVLO模块：UVLO模块即Under-Voltage Lockout（欠压保护）模块，UVLO模块保证芯片在足够的电源电压下工作。芯片置的比较器时时刻刻

36、监视着部REF模块的输出电压。当下降的电压区间达到3.25V时，UVLO模块的电压上升区间大约达到3.9V。Soft_start模块：此模块为芯片置的软启动电路，此模块用于防止在芯片启动时芯片的输出电压瞬时超调。当芯片启动时，部电路产生一个软启动电压（SS），该电压从0V到1.2V跳变。当SS电压比REF产生的电压低时，AAM模块使用SS电压作为参考值。当SS电压比REF产生的电压高时，AAM使用REF产生的电压作为参考值。第4章 调试与实现4.1 调试中遇到的重点与难点4.1.1 不接Power的Nwell此工艺是双阱（P阱和N阱）psub工艺，不接block中最高电位的NWELL称之为ho

37、t well。这种阱非常活跃，阱电位很容易受到外界影响从而发生跳变。如果两个hot well因为布局布线因素必须放在一起，那这两个阱会跟P型衬底形成寄生的NPN结构。当衬底有漏电流影响到这个寄生NPN结构时，如果两个hot well之间的P型衬底电位升高（使得此寄生NPN结构之间的任一PN结正向导通）或者两个hot well之一的电位被拉低（当比两个hot well之间的P型衬底低，使得有PN结正向导通）时，此寄生NPN结构有很大可能会导通。此时如果hot well的横截面积很大，那么此寄生NPN结构产生的电流会相当可观，对周边模块是极其危险的。单个hot well与两边的P型衬底会形成寄生的

38、PNP结构，如果此结构中的某一边P型衬底电位升高，使得存在导通的PN结，那么此寄生PNP结构会导通，也会产生很大的电流，对周边模块产生很大的干扰，这是非常危险的。这两个寄生的NPN和PNP通过衬底组成电路后，如果此电路中的任一寄生结构被开启，产生的寄生电流激活了电路中的另一寄生BJT（即此电路中的环路增益大于1）时，那么此寄生电路就会一直存在并保持开启，从而在衬底中形成一条大电流通路，扰乱芯片正常工作，在金属走线上加上比正常工作大无数倍的寄生电流，从而使金属连线被烧毁，进而毁坏整个芯片。即发生闩锁（Latch_up）效应。因为hot well是存在于芯片部的，在芯片Tap_out之后就会一直存

39、在，是对整颗芯片的巨大隐患。当发生闩锁（Latch_up）之后，我们无法从外界通过调试手段去保护芯片避免或者断绝闩锁（Latch_up）的发生。所以芯片一旦发生闩锁（Latch_up），那此芯片的Tap_out费用就会白白的流失，届时既浪费了公司的资金，也会延期产品的上市时间，进而导致公司的利润亏损，甚至可能从此失去市场。既然hot well存在这么多的安全隐患，但要满足电路特性又不得不使用这样的结构的话，那我们在绘制版图时就应该小心谨慎，力求在芯片中完全拒绝此类危害的发生，争取Tap_out一次通过。4.1.2高压器件的第五端此工艺可生产高压器件（18V/30V/40V）和低压器件（5V）；

40、高压器件的类型都是一样的，但对于不同工作电压的器件具体结构有差异。以应用于18V高压的Asymmetric（非对称） PMOS为例讲解一下高压器件在版图绘制时的重点与难点。18V Asymmetric（非对称） PMOS的剖面图如图4-1所示，俯视图如图4-2所示。图4-1 18V Asymmetric PMOS器件剖面图图4-2 18V Asymmetric PMOS器件俯视图由器件剖面图和截面图可以看出，该Asymmetric（非对称）器件的源漏区域大小不一样，并且器件的bulk也不再像是常用低压器件那样做成一个环状，将器件围住。高压器件的bulk是跟器件的源端做在一起。由于高压器件结构的

41、特殊性，所以器件的源漏区都是固定的，不是像低压器件那样在版图布局布线时可以根据自己的实际需要对器件的源漏区进行任意指定。并且由剖面图可知，此工艺的高压型器件是一个5端器件，比低压器件多了一个Nwell+ND（一种N型注入）的区域，该区域是除开源/漏/栅/背栅的第五端，器件具体版图如图4-3所示。图4-3 18V Asymmetric PMOS器件实际版图在图4-3 18V Asymmetric PMOS器件实际版图中，黄色部分为Nwell（此处为了能更直观的看清器件各个层次，对display文件更改了Nwell的设置），灰色的为NBL（N型掩埋层），水蓝色为Pwell（此处的Pwell实际为实

42、心填充），深蓝色为SN（N型注入），红色为SP（P型注入），青色为Poly1。结合图4-1与图4-2可以更直观的理解该器件结构，源漏区除了相对poly1位置不一样以外，所处环境也不一样。源区与漏区挨在一起并且做在Nwell里面，漏区单独做在一个孤立的Pwell里面，这些地方可以体现器件的Asymmetric（非对称）性。由图4-3 18V Asymmetric PMOS器件实际版图可以看出，外圈的Nwell，即器件的第5端并未通过contact、金属等直接引出连至节点。所以高压器件的第5端为一个隐藏的端子，因为器件的源漏均做在此Nwell里面，所以实际上器件的第5端与源漏电位一致。虽然器件第5

43、端为隐藏端口，但是如果该类型器件源端所接电位不一样，那么在实际版图绘制时，是不能够将Nwell拼接在一起的，不然在LVS验证时经常会产生让人费解的错误。4.2 解决方案4.2.1 不接Power的Nwell的解决方案在4.1.1中讲到不接Power的Nwell很危险，既会形成存在开启风险的寄生BJT，严重时还会发生Latch_up烧毁芯片，所以针对此类不接Power的Nwell需要特定的处理方法。方法1：当两个不同电位的Nwell紧靠（因为此处讨论的是不接Power的Nwell，但一般情况下Nwell都是接Power的，所以很容易出现两个不同电位的Nwell挨在一起）时，应尽量让两个Nwell

44、隔开，原则上是越开越好，但出于版图面积考虑，此处可以参照工艺的drc规则，查看不同电势的Nwell之间的间距要求。当Nwell隔的距离较开后，可以在两个阱之间走线或者加入做在Pwell里面的NMOS填充，使版图看起来美观紧凑。从原理上理解，当两个阱隔开之后，实际是增大基区面积（此处以寄生NPN型BJT为例），降低B来实现减弱寄生BJT开启的风险。方法2：不同工艺针对这种hot well结构有具体的处理措施，本项目所用工艺在drc规则中对hot well做了具体的规定，如图4-4所示。图4-4 drc规则中对hot well的要求对于图4-4中的信息，cold NW即指的一般情况下接Power的

45、Nwell，而hot NW指的就是本次所说的不接Power的Nwell。从上图可以看到，drc设计规则要求hot well的外边缘距离环有源区（AA）的间距要求更宽，是cold NW的2.5倍。通常我们在版图上按drc设计规则这么做了之后，还需要在hot well的外面加上一圈做在Pwell里面的衬底环作为隔离（实际版图见图4-5），这么做可以使hot well与cold well相隔较远，且外圈的P型衬底环有助于降低Latch_up等效寄生电路中的衬底电阻值（Latch_up等效电路图如图4-6所示），降低整个电路的环路增益大于1的可能性。同时，hot well结构的实质是增大可能正向导通的

46、PN结的N型区域（此处以寄生NPN型BJT为例），即发射极的面积。原理上BJT发射极面积越小，浓度越高，BJT特性就越好，此处旨在削弱寄生BJT发射极的特性。这样从两方面降低了Latch_up发生的几率，对版图可靠性有了更好的保障，但是这样做会导致芯片面积的膨胀，增加后续的各项成本，由此可见版图可靠性的保障是多么的重要。图4-5 加上Pwell隔离环的hot well模块版图图4-6 寄生BJT Latch_up等效电路图4.2.1 高压器件的第五端的连接方式在4.1.2中提到高压器件的第五端是存在的，但是没有通过实际的连接去接到外界的某一个电位，因为高压器件的第五端本质上就是一个Nwell区

47、域，在此区域中同时存在着会连接出去的源端和背栅端，又因为高压器件源端紧挨着背栅端，在一般情况下源端与背栅端的电位是一致的，所以高压器件的第五端即Nwell的电位与源端/背栅端一样。根据drc设计规则我们可以知道，无论是Pwell还是Nwell，只要电位不一样是不能够接在一起的，必须满足drc设计规则上所规定的最小间距要求，这样Foundry才能保证实际生产之后的特性基本与版图上所希望实现的一致。如果我们在版图设计时不小心将电位不一样的Nwell连接在了一起，在进行LVS验证时就会提示很多莫名其妙的错误。下面就以实际模块版图来说明高压器件第五端的正确连接方式。此处以LDO模块中的上偏置电流镜为例

48、。在电路中P型高压器件如图4-7所示。图4-7 实际电路中的P型高压器件连接方式实际版图如图4-8所示（为方便显示，此处更改了Nwell的display显示方式），可以看到两个器件的源端分开连接，且连接与电路一致，但是Nwell却不小心接在了一起。图4-8 将器件第五端错误连接的器件版图下面我们对该模块进行LVS验证，看会产生什么奇怪的错误。该模块LVS验证结果如图4-9所示。图4-9 将器件第五端错误连接的版图LVS验证结果从图4-9可以看到，Calibre验证工具认为此处误把两跟连线Vin和Vin1连接在了一起，即高压器件的两个源端电位一致，但与电路图上的描述不一致，所以此处认为有short_circuit。为方便说明问题，下面只显示版图中的部分层次，如图4-10所示。图4-10 只显示部分层次的版图在Calibre-RVE窗口中点击Extraction Results下的短路部分信息，出现结果如图4-11所示。图4-11 通过LVS验证的RVE窗口点亮的短路信息从图4-11中可以看出Vin跟Vin1两根线网通过Nwell短接在了一起，实质上为soft connect，如果进行ERC验证的话，此处就会产生错误信息。回到版图界面，取消通过RVE窗口点亮的报错信息，自己点亮Vin与Vin1两根线网，结果如图4-12所示。图4-