AD比较电路模块版图设计

1、 毕业设计（论文）A/D 比较电路模块的版图设计学 院：信息科学技术学院专 业：姓 名：指导老师：电子科学与技术曾惠斌学 号： 职 称：0601511009路良刚张志国副教授工程师中国·珠海二一 年 五 月 北京理工大学珠海学院毕业设计（论文）诚信承诺书本人郑重承诺：我所呈交的毕业设计（论文） A/D 比较电路模块的版图设计 是在指导教师的指导下，独立开展研究取得的成果，文中引用他人的观点和材料，均在文后按顺序列出其参考文献，设计（论文）使用的数据真实可靠。承诺人签名： 日期： 年 月 日A/D 比较电路版图设计摘 要 集成电路版图设计是实现集成电路制造所必不可少的设计环节，它不仅关

2、系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。版图设计是决定良率高低的一个重要环节，按设计自动化程度来分，可将版图设计方法分成手工设计和自动设计两大类。按照对布局布线位置的限制和布局模块的限制来分，则可把设计方法分成全定制和半定制两大类。由于制造工艺水平的提高，特征尺寸的减小，各种寄生参数对电路的影响也越来越大，在版图设计中有越来越多的问题要考虑。本文采用的是Cadence公司的Virtuoso定制设计平台，使用全定制的方法对一个ADC比较电路进行版图设计，ADC比较电路使用了cmos工艺，输入电压为2.5V，采样频率125M，采取双输入模式，调用Cadence

3、公司提供的90nm标准cmos工艺库，用Spectre工具对电路进行了性能分析和仿真，并在Cadence公司提供的工艺文件下完成了版图设计，详细的分析了版图设计的过程，使用Assura工具进行DRC和LVS验证，证明本论文的版图设计完全符合要求。关键词：比较电路； 仿真； 版图设计； cmos 工艺； 全定制。The layout design of ADC ComparatorABSTRACTThe layout design of Integrated circuit is an essential design part of manufacturing. It is not only

4、related to the function whether it is corrct or not, but also affect the performance, the cost and the power consumption of Integrated circuit. Because of the raising manufacturing technology, decreasing the size of feature, the affection of the various parasitic parameters is growing. A lot of prob

5、lems should be considered on the layout design.In this article, Cadence's Virtuoso custom designing platform makes use of full-custom to design the layout of ADC comparative circuit which uses the cmos technology, inputs the voltage of 2.5 V, samplings the frequency of 125 M, and takes dual-inpu

6、t Model which adopts the standard cmos of 90 nm of the Cadence companies, analyzes the performance of circuit and the simulation by the Spectre tools, and completes the layout by the providing craft by Cadence technology companies, analyzes detailedly the process of the layout design ,verifies DRC a

7、nd LVS with Assura Tools to prove the layout design of this article fully meet the requirements.Key Words：samply and hold circuit； layout design； cmos technology； full-custom.目 录摘 要IABSTRACTII1.绪论01.1版图的意义01.2版图设计的原因12 A/D 电路介绍22.1 A/D芯片的电路原理22.1.1 闪烁型A/D转换电路22.1.2 电容积分型A、D转换电路32.1.3 逐次逼近型A/D转换电路32.

8、1.4 -型A/D转换电路42.1.5流水线型A/D转换电路52.2 本文版图设计的A/D电路详情63.版图前准备73.1电路原理图分析74.版图设计方案104.1版图设计工具Virtuoso简介104.2 版图设计的要求114.2.1 布局114.2.2 单元配置124.2.3 布线124.2.4其他注意135.版图设计145.1 CMOS工艺简介145.2 MOS管设计155.2.1 MOS管图形尺寸的设计155.2.1.1 MOS管宽长比(W/L)的确定155.2.1.2 MOS管沟道长度(L)的确定165.2.1.3 MOS管沟道宽度(W)的确定175.2.1.4 MOS管源漏区尺寸的

9、确定175.2.2 MOS管版图175.3 电容版图195.4 电阻版图205.5 CMOS保护环235.6 寄生参数245.7衬底噪声分析265.8天线效应的分析275.9 MOS管的匹配分275.10 模块版图设计305.11 版图316.物理验证366.1 DRC检查366.2 LVS检查387.参数提取和后仿真407.1 参数提取407.2模拟后仿真结果与分析428.总结44参考文献45附 录46附录A. A/D比较电路总原理图与各模块原理图46附录B. 电路前仿真结果49附录C. 电路前仿真原理图50附录D. 仿真输入时钟信号原理图51谢 辞521.绪论1.1集成电路版图设计概述芯片

10、设计被关注是在25年前，设计者最初只是想为了减少计算机的体积而已，但是其结果是在这短短的时间里面，个人电脑已近取代了过去那像房间那么大的计算机，而且还以过去认为不可能的速度在运行。但是在过去的短短的20年时间里面，电子工业的发展非常迅速，无论是在规模上还是在复杂程度上都有了非一般的改变。集成电路的应用现在已经深入到我们的生活各个方面当中。定制电路。按用户需要而专门设计制作的集成电路。简称ASIC。大量生产并标准化的通用集成电路一般不能满足全部用户的需要，研制新的电子系统常需各种具有特殊功能或特殊技术指标的集成电路。定制集成电路是解决这个问题的重要途径之一，是集成电路发展的一个重要方面。按制作方

11、式可分为全定制集成电路和半定制集成电路。全定制方法:是一种基于晶体管级的，手工设计版图的制造方法。全定制集成电路是按照预期功能和技术指标而专门设计制成的集成电路，制造周期长、成本高，制成后不易修改，但性能比较理想，芯片面积小，集成度高。半定制法:是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。半定制集成电路制法很多，其中的门阵列法是先将标准电路单元如门电路加工成半成品（门阵列、门海等），然后按用户的技术要求进行设计，将芯片上的各标准电路单元连成各种功能电路，进而连成所要的大规模集成电路。采用此法，从预制的半成品母片出发，借助计算机辅助设计系统，只须完成一

12、、两块连线用的掩膜版再进行后工序加工，即可得到预期的电路。因此研制周期大大缩短、成本降低、修改设计方便，宜于大批量生产。缺点是芯片面积利用率低，性能不如全定制集成电路。版图设计是集成电路的最后的产物。最初，集成电路版图设计是在一种称为Mylar 的特殊纸张上用手工绘制的。这是一项既耗时又费力的工作。市场的需求和技术上的进步，急切需求人们开发出一套软硬件的解决方案来加快芯片的面市时间，尤其是使整个版图设计过程自动化。此外，最终掩模对精确性的要求，也在不断促使版图设计计算机化。但是在复杂的场合，有些程序的应用遇到了阻力，需要人工干预帮助解决问题。人工设计得到的器件版图密度一般高于用自动化版图设计和

13、布线程序所得到的密度，因而人机交互式版图设计和布线程序得到了广泛的应用。目前集成电路版图设计的工具很多，以Cadence、Mentor 和Synopsys等公司的产品占据了软件工具市场的90%以上的份额，国内有华大公司自主开发的九天软件系统。版图设计就是按照线路的要求和一定的工艺参数，设计出元件的图形并排列互连，以设计出一套供IC制造工艺中使用的光刻掩模版的图形，称为版图或工艺复合图。版图是制造集成电路的基本条件，版图的设计是否正确和合理直接关系到芯片的成品率、电路的性能、还有可靠性。如果版图设计错了，就什么电路也做不出来。如果版图设计不合理，就会对电路性能和成品率产生巨大的影响。版图设计者必

14、须熟悉工艺参数，器件物理特性，电路原理以及测试方法。熟悉工艺参数和器件物理特性，才能确定晶体管的具体尺寸，铝连线的间距、宽度，各次掩模的套刻精度等。对电路的工作原理有一定的了解，这样才能在版图设计中注意避免某些分布参量和寄生效应对电路产生的影响。同时还要熟悉测试方法，通过对样品性能的测试和显微观察，分析出工艺中的问题。也可通过工艺中的问题发现电路设计和版图设计不合理之处，帮助改版工作的进行。特别是测试中发现总是有某一参数的不合格，这往往是与版图设计有关。1.2集成电路版图设计的原因中国集成电路(IC)产业经过40余年的发展，已经形成了一个良好的产业基础，并已经进入了一个加速发展的新阶段。随着半

15、导体工艺技术的发展，器件的几何尺寸越来越小，芯片规模越来越大，IC设计者能够讲越来越复杂的功能集成在单硅片上，数百万门甚至上千万门的电路都可以集成在一个芯片上。多种兼容工艺技术的开发，可以将差别很大的不同种器件在同一个芯片上集成。近年来，随着数字信号处理技术的迅猛发展，数字信号处理技术广泛地应用于各个领域，因此对作为模拟和数字系统之间桥梁的模数转换器(ADC)的性能也提出了越来越高的要求。而且ADC(模数转换器)在现代的通信和信号处理技术中的应用越来越重要，而比较器是模数转换电路中的重要模块，它是决定模拟信号处理精度的重要因素之一，其性能直接影响模数转换器的转换速度、微分非线性(DNL)和积分

16、非线性(INL)等关键指标，因此对于比较器的研究设计倍受关注。随着深亚微米工艺的不断发展，器件的特征频率不断提高，单位面积的成本也随之增长。本文的目标是设计一个采用Cadence公司的90nm标准CMOS工艺库，使用全定制的方法，且具备了速度快、精度高的特点，适用于高速ADC电路的比较器。2 A/D 电路介绍 近年来有关A/D转换器的集成电路(IC)开发及其应用技术受到人们的普遍关注，国内外许多半导体公司相继推出了一些不同特点或应用功能的A/D芯片。2.1 A/D芯片的电路原理 A/D转换的基本思想就是要把连续的模拟量转换成离散的二进制数字量，A/D转换集成电路的设计目标是通过单片IC芯片把输

17、入的模拟电信号转换成脉冲形式的数字信号输出。从电路结构上看，当前实现A/D转换功能主要有闪烁型、电容积分型、逐次逼近型、流水线型和-型等。采用不同的电路结构设计出来的AD转换器的性能也各不相同，下面具体介绍这些结构的电路设计及其性能特点2.1.1 闪烁型A/D转换电路闪烁型A/D转换电路结构最简单、转换速度最快。图2.1.1为N位闪烁型A/D转换电路的结构框图。它采用并行比较结构，模拟输入同时与个参考电压比较，只需一次转换就得到N位二进制数字量。它的转换时问只受到比较器和编码电路延迟时间的限制；精度主要取决于电阻串的匹配精度和比较器的失调电压。它的缺点是分压电阻和比较器的数量与分辨率成指数关系

18、，从而导致输入电容、面积与功耗都非常大；而且比较器的亚稳态和失配均会引起闪烁码，造成输出不稳定。所以，闪烁型A/D转换电路特别适合超高速但低分辨率的场合。要提高闪烁型A/D转换电路的性能，减少其输入电容和提高比较器的性能是关键。为了达到这一目的，采用了各种的新技术，如使用插值技术减少输入电容、使用平均法减少比较器的随机失调引起的非线性的影响等。采取有效的编码策略可以减小编码延迟，提高转换速度。图2.1.1 闪烁型A/D转换电路结构框图2.1.2 电容积分型A、D转换电路电容积分型A/D转换是一种以时间作为中间变量的间接方式的A/D转换方式，结构框图如图2.1.2。它通过两次积分将输入的模拟电压

19、转换成与其平均值成正比的时间间隔，并在此时间间隔内利用计数器对时钟脉冲进行计数，从而实现A/D转换。这种转换电路的优点是抗干扰能力较强，主要因为前端使用了积分器，其积分相当于对长时间采样的测量过程求平均值，能抑制高频噪声和固定工频干扰，在增加分辨率的同时减小噪音；并且对电路元器件的精度要求不高，可以用精度比较低的元器件制成精度较高的A/D转换器。缺点是转换时间随分辨率成指数增长，转换速度比非积分型器件要慢许多，但适合于传感器、数字仪表等低速精密测量领域。在需要提高转换速度的场合，可以使用多斜率积分型和新颖的基于电流模式的算法等。图2.1.2 电容积分烁型A/D转换电路结构框图2.1.3 逐次逼

20、近型A/D转换电路 逐次逼近型A/D转换电路使用二分搜索算法，结构框图如图2.1.3。启动转换后，先将逐次逼近寄存器SAR最高位置“1”，其余位置“0”，相当于取参考电压的l/2与输入电压进行比较。若/2，那么将最高位置“0”；此后次高位置“1”，相当于在1/2范围中再对半搜索。若/2 那么最高位和次高位均为1，这相当于在另一个1/2 范围中再作对半搜索。如此进行直到SAR的所有位都在逐次逼近过程中被确定。SAR的输出即为所需的二进制数字量。由此可见，这类A/D转换器在一个时钟周期只完成一位转换。若要获得N位的分辨率，它就必须执行N次比较操作，因此转换速度慢。它的优点是占用面积小，复杂度和功耗

21、通常低于其它类型的A/D转换电路，同时分辨率也较高，且不存在延迟问题。逐次逼近型A/D转换电路的性能主要取决于N位D/A转换器。早期的D/A转换器用精密电阻网络来实现，精度不高；目前多采用的以电容阵列为基础的电荷重分布型D/A转换器，可以达到很高的精度，分辨率最高达到22 bit，在此基础上实现的A/D转换电路精度可达16 bit。相对于传统的二分搜索算法，双逐次逼近算法、双抽样技术等可以有效地提高转换速度。图2.1.3 电容积分烁型A/D转换电路结构框图2.1.4 -型A/D转换电路-型A/D转换则是用过采样技术实现，结构框图如图2.1.4所示，它分为模拟 -调制器和数字抽取滤波器两部分。

22、-调制器是以极高的采样率对输入的模拟信号采样，并对两个采样之间的差值进行低位量化，产生用低位码表示的高速 -数字流；然后将其送到数字抽取滤波器进行抽取滤波，得到高分辨率的数字信号。 -型A/D转换的突出优点是转换精度高，可达24 bit以上。它将过采样技术和噪声整形技术、数字滤波技术相结合来获得高分辨率和理想的噪声衰减特性。其特点是只需要少量关键的模拟器件，大部分功能都在数字领域完成。这样能充分利用成熟的数字处理技术，可以实现与数字系统的集成，同时降低对元器件匹配精度的要求。但过采样技术要求采样频率远高于输入信号频率，限制了输入信号的带宽；且随着过采样率的增加，功耗会大大增加。因此，这类A/D

23、芯片主要应用于音频、数据测量等低频高分辨率场合。为了将 -型A/D转换电路与高速应用相结合，可采用多级噪声整形结构、多位量化法等方法，它们均能在保证高分辨率的前提下通过适当降低过采样率来达到提高转换速率的目的。图2.1.4 -型A/D转换电路结构框图2.1.5流水线型A/D转换电路 流水线型A/D转换电路采用多个低分辨率的闪烁型A/D转换电路对采样信号进行分级量化，然后将各级的数字输出进行延迟和组合校正，产生一个高分辨率的数字输出。图2.1.5所示为走级流水线型A/D转换电路的结构框图。每一级都包含抽样保持电路、低分辨率的A/D子转换电路、低分辨率的D/A转换电路、减法器和级间增益放大器。这种

24、A/D转换电路的优点是：每级都有独立的抽样/保持电路，可以同时对前一级的余量进行处理，达到很高的转换速率；每一级数字输出都有冗余位，可以利用数字校正技术消除冗余，提高分辨率；与同分辨率的闪烁型A/D转换电路相比，它能大大降低电路规模与功耗。但它也存在一些缺点：需要复杂的基准电路与偏置结构；输入信号必须穿过数级电路，造成流水线延迟；而各级输出必须要严格同步；要求5O 的占空因数以及最小的时钟频率等。为了提高流水线型A/D转换电路的性能，采用了多种方法。如采用开环结构、双抽样等新技术来提高速度；采用自我校正算法、背景校正算法等新的数字校正算法来提高分辨率。流水线型A/D转换还可以在保持高速高分辨率

25、的同时，采用各种技巧来减少功耗。比如流水线各级组件的按比例减小，使用动态比较器、运算放大器的共用等都被提出；特别是低电压电源的使用，给流水线型A/D提出了更高的设计要求。图2.1.4 流水线型A/D转换电路结构框图2.2 本文版图设计的A/D电路详情 这文设计的A/D电路是电容积分型A/D电路。电路的具体结果如图2.2.1所示。图2.2.1 A/D转换电路结构框图本文版图设计的是二级比较模块。是将一级比较器中输出的8组数据进行比较得出一个64位的数，将这结果再送到译码器中。图2.2.2是其中一个比较器。图2.2.2 比较器简图3.版图前准备3.1电路原理图分析 我们拿到电路原理图之后，不是立刻

26、就开始进行版图设计，而是先对电路原理图进行分析。如果你没有对电路原理图进行分析和了解就草率的进行版图设计，那么你所画出来的版图可能就是废品，你所做的努力都是白费。所以我们拿到电路原理图之后首先我们要向电路设计者问清楚这电路应该要注意什么地方，对电源有什么要求等等。在画版图前，我们都要首先注意以下几点：1.通过的最大电流电路原理图中通过的最大电流是多少，因为你不注意电流的大小，那么有可能会导致你画的版图的电源金属层因不能通过这么大的电流而烧毁，也有可能因为你画的金属层太大导致浪费了面积。图3.1所示的是这次电路中通过的最大电流。图3.1当我们知道了电路需要通过的最大电流之后我们就要从我们的工艺设

27、计手册中找到关于一条金属线能安全承受的最大的电流，之后我们通过这一信息来确定金属线的宽度。一条导线所能承受的电流（I）等于金属线的宽度（W）乘以电流常数（）,即。所以： 还有其他需要注意的电流： 图3.2 电流标示 2.匹配 匹配就是使相搭档的器件的反应完全一样。在一个集成电路（IC）中，你要关注由于你所知道的在部件制造过程中出现的偏差所引起的两个器件间的匹配问题。匹配过程可以由版图设计者非常成功的完成，也有可能被毁掉，这就要看版图设计者的能力。版图与匹配的关系相当密切，一个从匹配角度看来很差的版图可能会毁掉一个很好的设计。相反，一个优秀的匹配的版图可以大大的提升一个设计。 下图所示就是需要匹

28、配的器件：图3.3 匹配元件标示图3.4 匹配元件标示 3.其他本设计中有几个NMOS管全接地，这是看作电容，但是这电容的是可以忽略的，而这些电容是可以用寄生电容的参数来代替。如下图所示图3.5 小电容4.版图设计方案4.1版图设计工具Virtuoso简介Cadence 公司的Virtuoso 定制设计平台是一个全面的系统，能够加速差异化定制芯片的精确设计。个人消费电子和无线产品已经成为当今世界电子市场的主导力量。这些设备对于新功能和特性的无止境的要求促进了RF、模拟和混合信号应用设备的前所未有的发展。为创造满足其需求的新产品，IC 设计师必须掌握精确的模拟数值电压、电流、电荷，以及电阻与电容

29、等参数值的持续比率。这就是企业采用定制设计的时候。全定制设计在让性能最大化的同时实现了面积和功耗的最小化。尽管如此，它需要进行大量的手工作业，需要一批有着极高技能的特定的工程师。此外，定制模拟电路对于物理效应更为敏感，而这在新的纳米工艺节点上进一步得以加强。为简化设计定制IC的流程，并将其整合到终端产品中，半导体和系统公司需要精密的软件和流程方法，以达成迅速上市和迅速量产的目标。Virtuoso 定制设计平台提供了极其迅速而保证芯片精确的方式，进行定制模拟、RF 和混合信号IC 的设计。主要优点:通用数据库上的集成产品，解决了跨越各工艺节点的复杂设计要求,自动化约束管理有助于维持流程内以及广泛

30、分布于设计链内的设计意图,高速全面的模拟引擎实现约束精炼全新的底层编辑器让设计团队可以在芯片实现之前探索多种设计结构,新的版图布置技术和DFM相结合，提供了尽可能最佳、最具差异化的定制芯片。Virtuoso版图编辑器，在层次化的多窗口环境中使用全套用户配置和简单易用的纯多边形版图编辑特性来加快设计全定制。通过可选的参数化单元(Pcell)和强大的具有直接访问数据库功能的脚本语言SKILL，工具配置与其他工具互操作可以获得额外加速性能。易于生成和导航复杂设计，支持无限的层次及多窗口编辑环境加速版图输入，使用简单易用和便易于访问的编辑功能。使用Pcell提高生产率与进行设计优化。OpenAcces

31、s数据库可高效、高性能地处理大型设计。完全层次化的多窗口编辑环境Virtuoso版图编辑器提供在任何一个编辑会话中打开多个单元或模块的能力，或在同一设计不同视图帮助确认复杂一致性。集成的全局视窗是个直观的导航助手，能在总体设计上下文内定位放大的详细区域。优化性能的选择、缩、重画和其它常用的命令提高版图设计生产率图Virtuoso Analog Design Environment (VirtuosoADE): Virtuoso 模拟电路设计环境是Virtuoso全定制设计平台上的模拟设计与仿真环境，它是业界事实上的标准环境，用于仿真和分析全定制的模拟集成设计电路设计以及射频集成电路设计，是Vi

32、rtuoso 规格驱动环境中基于任务的工具。Virtuoso ADE 中的Spectre 仿真器是一个非常重要的、非直接继承SPICE（Simulation Program with Integrated Circuit Emphasis）的电路数值模拟器之一。Spectre 仿真器不但能以更快的速度和更好的收敛特性支持现有的所有SPICE 分析，还能提供很多额外的功能。并作为仿真环境下标准的模拟电路仿真工具。它能够提供SPICE仿真具有的直流（DC），小信号交流（AC）、瞬态（TRAN）标准分析功能，也能提供基于工艺参数的灵敏度（Sensitivity）和蒙特卡洛（Monte Carlo）分

33、析，基于电路拓扑（无源元件参数）的分析，以及其他重要的电路分析功能。Spectre 在从行为级到晶体管级，从模拟电路到混合信号电路，从原理图设计到版图提取后仿真等各种集成电路设计自动化提供全方位的支持，其优点将远远超过更高的仿真速度和优异的收敛特性。4.2 版图设计的要求 集成电路版图的设计包括布局、单元配置和布线。一般要求布局要合理、单元配置恰当和布线要合适。版图设计中对布局、单元配置和布线要求很高，因为一个设计的布局要合理、单元配置恰当和布线要合适，可以大大的节省芯片的面积，而且布局的好坏还影响着单元配置和布线，而单元配置的好坏也对布局和布线产生影响，布线也制约着布局和单元配置。所以这三者

34、是相互相成的关系，一个好的版图设计就要有一个合理的布局，恰当的单元配置，还有就是清晰的布线。在模拟电路版图设计中，首先应该考虑的是器件的整体布局。对于结构比较简单的电路，器件布局可以基本与电路图布局一致。当布局有较多无源器件的版图时，注意将有源和无源器件分开布局。4.2.1 布局 集成电路版图布局的合理性是指按芯片功能要求及引脚排列的合理性进行布置,逻辑IC是由寄存器、加法器和控制逻辑电路等不同网络组成,可以把整个芯片分成许多小区域,将上述各逻辑部件安排在每个小区域内,考查布局合理性的几条标准是：各引出端的分布是否便与使用或与有关电路兼容是否符合管壳引出线排列要求。有特殊要求的单元例如对称、靠

35、近或远离是否作了合理安排,例如在CMOS电路版图中,应尽可能使N阱和N管的N区离得远一些,以减小际值,这对输出级尤为重要。布局是否紧凑,为了使封装密度最大,希望整个芯片尽可能是方形。温度分布要合理。一般要求发热元件置于芯片中央。在模拟电路版图设计中，首先应该考虑的是器件的整体布局。对于结构比较简单的电路，器件布局可以基本与电路图布局一致。当布局有较多无源器件的版图时，注意将有源和无源器件分开布局。布局的基本原则：芯片的布局设计是要解决电路图或逻辑图中的每个元件、功能单元在版图中的位置摆布、压焊点分布、电源线和地线以及主要信号线的走向等。首先确定电路中主要单元（元件）的位置，再以主要单元为中心安

36、置次主要单元和次要单元。相关单元（包括压点）要尽量靠近，以主要单元为主调整单元（器件）的形状和位置，方便布线，缩短布线。4.2.2 单元配置单元配置通常指门一级乃至晶体管一级元件的安放位置和方向。它包括单元具体形状的确定和单元方位的选择。对MOS来讲,单独评价某个单元配置的好坏是没有意义的,必须从整体角度来分析每个单元配置是否合适,以减小每个电路实际占有面积。生产实际表明,当芯片面积降低10%时，每个大圆片上的管芯成品率可以提高15%-20%。为了减小芯片面积,应尽量采用并联电路或非门形式，少用串联电路与非门形式。在图形结构方面,大跨导管用梳状或马蹄形较好，占用芯片面积小小跨导管宜采用条状图形

37、。对于用作大电阻的负载管，沟道的长度和宽度可适当放宽。 单元配置的基本原则：相关单元要尽量靠近，可以合并的单元就要合并，不能靠近的则放不同位置，方便布线，缩短布线。尽量减少芯片面积。4.2.3 布线布线是根据电路的连接关系将各单元及相应压焊点用连线连接起来。随着集成度的提高，芯片内部的布线日益复杂，电路中布线所占的总面积往往是其中元件总面积的好几倍，因此布线的RC时间常数将是电路工作速度的主要限制因素。在硅栅MOS中，主要的布线是金属线和多晶硅线，因而常常以一种作为水平方向布线，而以另一种作为垂直方向布线，长距离连线用金属线，多晶硅和扩散区一般仅用于短距离连线。当多晶硅从金属连线下面穿过时，为

38、了减小寄生电容，在金属膜下面的多晶硅长度要尽可能短。减少布线长度，特别是减少细连线的长度，是布线是否合适的重要标志。对那些要防止互相引起串扰的布线，一定要远离行走，切不可靠拢并行。电源线和地线是两条几乎涉及整个芯片各个位置的全局引线, 它们的电性能保障和布线结果会对芯片产生直接的影响，通常采用金属线, 在深亚微米工艺中采用金属硅化物膜, 在版图设计中电源地线设计十分重要，它们是布线中最复杂的引线。因为在电源地线引线上要流过整个芯片的电流，如果金属引线设计得过宽，将占用较大的芯片面积，如果金属引线太窄，则引线电阻的电压降增大以致影响电路的正常工作，金属电子迁移率问题则可导致电源地线过早失效同时它

39、们与芯片中的其他引线不同，有晶体管的地方都要布置它们, 在焊盘周围的输人保护电路和输出驱动电路也都需要它们。通常要求电源地线的宽度远大于信号线的宽度。为了满足电性能要求, 电源和地线网络必须尽可能布在同一金属层上, 单层金属层上进行布线必须满足互不产生交叉的平面性要求。 布线的基本原则：最常用的布线层有金属、多晶硅和扩散区，其寄生电阻和寄生电容有所不同。电源线、地线选择金属层布线，线宽要考虑电流容量（一般)。长信号线一般选择金属层布线，应尽量避免长距离平行走线。多晶硅布线和扩散区布线不能交叉而且要短。必须用多晶硅走长线时，应同时用金属线在一定长度内进行短接。4.2.4其他注意 1.线宽分配 在

40、模拟版图中，线宽是需要设计的。太窄的线宽将导致导线寄生电阻过大引起压降影响功能，甚至因为无法承载支路电流而使走线被烧断；而太宽的线宽将增加寄生，浪费面积。根据电路中每条支路的峰值电流计算最小线宽，以保证电路能在正常的工作电流下工作。1 m的线宽一般认为可以承载1 mA的电流。比如，本文中的混频器支路最大电流为526 mA，因此，设计中，比较保守地将最小线宽定为6 m；同时，布线时需要合理安排，以保证电流的平均流动。 2. 噪声处理 对于电路中可能产生的噪声，可以通过版图的优化来防止。减少噪声的方法主要可以采用给电路加“保护环”(guard ring)以及把安静模块和噪声大的模块远离等方式。本文

41、的电路中，低噪声放大器对噪声的要求很高。我们采用给电路中的每个M1和M2管都加上保护环，并且注意有源器件和无源器件的分离。整个LNA电路在走线上也注意避免将敏感信号线和其他线交叉走线。 3. 对称性设计 在模拟电路中，对称性能够减小差分电路产生的失调电压，还可以抑制共模噪声和偶次非线性效应，减小电路对温度的敏感度。本文混频器电路对于对称性的要求很高，我们采用以下对称方式：1)保持器件方向一致当器件摆放方向不一致时，会导致刻蚀误差，严重影响其匹配性。因此，本文设计的版图中，所有器件的布局方向均一致。2)指状交叉结构(一维交叉耦合)对于某些情况，如完全相同的ABCD 4个器件，如果它们是需要对称的

42、器件，将产生这样的问题：当器件ABCD紧靠着排列时，A和B之间的距离始终与A和C以及A和D之间的距离不一致。4个器件的匹配性就会变差。解决这个问题的方法是将每个器件均拆分成2个以上的若干器件，然后以交叉方式排列。这样。每个器件和其他3个器件的距离完全相同。在本文混频器电路中，器件M0M3采用这种结构。3)质心对称 ：对于大尺寸的器件，由于工艺实现时在水平方向上产生的离子浓度梯度变化将变得明显，从而影响器件(如差分对)的对称性，此时，指状交叉结构已不能解决这个问题。因此，将器件拆分成偶数个，对角线交叉排列，这样，沿X轴方向和Y轴方向的一阶梯度效应就会相互抵消，改善了电路的对称性。混频器的M4M5

43、两个大尺寸nmos管采用该结构。4)布线对称性：由于采用插指对称结构以及质心对称结构，大大提高了布线的复杂度，对布线的对称性提出较高要求。特别是对于质心对称结构，对角线交叉的器件三端连线变得尤为复杂。此时，采用比较经济的“衣架”型布线，在并排的器件上下方安排好栅极、源极和漏极的公共线，各器件只需将互相连接的极上金属线往公共线上“挂”起，就可以比较方便地实现电路连接，并且保证对称。5.版图设计5.1 CMOS工艺简介CMOS 工艺技术是当代VLSI 工艺的主流工艺技术，它是在PMOS 与NMOS工艺基础上发展起来的。其特点是将NMOS 器件与PMOS 器件同时制作在同一硅衬底上。CMOS 工艺技

44、术一般可分为三类，即P 阱CMOS工艺，N 阱CMOS 工艺，双阱CMOS 工艺P 阱CMOS 工艺以N 型单晶硅为衬底，在其上制作P阱。NMOS 管做在P 阱内，PMOS管做在N 型衬底上。P阱工艺包括用离子注入或扩散的方法在N型衬底中掺进浓度足以中和N 型衬底并使其呈P 型特性的P 型杂质，以保证P 沟道器件的正常特性。阱杂质浓度的典型值要比N 型衬底中的高510 倍才能保证器件性能。然而P 阱的过度掺杂会对N 沟道晶体管产生有害的影响，如提高了背栅偏置的灵敏度，增加了源极和漏极对P 阱的电容等。电连接时，P 阱接最负电位，N 衬底接最正电位，通过反向偏置的PN 结实现PMOS 器件和NM

45、OS 器件之间的相互隔离。P 阱CMOS芯片剖面示意图：图5.1.1P阱CMOS 芯片剖面N 阱CMOS 正好和P 阱CMOS 工艺相反，它是在P 型衬底上形成N 阱。因为N沟道器件是在P 型衬底上制成的，这种方法与标准的N 沟道MOS(NMOS)的工艺是兼容的。在这种情况下，N 阱中和了P 型衬底， P 沟道晶体管会受到过渡掺杂的影响。早期的CMOS 工艺的N阱工艺和P阱工艺两者并存发展。但由于N阱CMOS中NMOS管直接在P型硅衬底上制作，有利于发挥NMOS器件高速的特点，因此成为常用工艺。N 阱CMOS 芯片剖面示意图：图5.1.2N阱CMOS 芯片剖面随着工艺的不断进步，集成电路的线条

46、尺寸不断缩小，传统的单阱工艺有时已不满足要求，双阱工艺应运而生。通常双阱CMOS 工艺采用的原始材料是在N+或P+衬底上外延一层轻掺杂的外延层，然后用离子注入的方法同时制作N 阱和P 阱。使用双阱工艺不但可以提高器件密度，还可以有效的控制寄生晶体管的影响，抑制闩锁现象。MOS 工艺的自对准结构，自对准是一种在圆晶片上用单个掩模形成不同区域的多层结构的技术，它消除了用多片掩模所引起的对准误差。在电路尺寸缩小时，这种有力的方法用得越来越多。有许多应用这种技术的例子，例子之一是在多晶硅栅MOS 工艺中，利用多晶硅栅极对栅氧化层的掩蔽作用，可以实现自对准的源极和漏极的离子注入。形成了图形的多晶硅条用作

47、离子注入工序中的掩模，用自己的“身体”挡住离子向栅极下结构（氧化层和半导体）的注入，同时使离子对半导体的注入正好发生在它的两侧，从而实现了自对准。而且原来呈半绝缘的多晶硅本身在大量注入后变成低电阻率的导电体。可见多晶硅的应用实现“一箭三雕”之功效。5.2 MOS管设计5.2.1 MOS管图形尺寸的设计5.2.1.1 MOS管宽长比(W/L)的确定1. NMOS逻辑门电路(1) NMOS逻辑门电路是有比电路，根据VOL的要求，确定最小。 E/E饱和负载 E/D(2) 根据负载情况和速度要求(和) 确定负载管和等效输入管的最小W/L 。(3) 根据功耗的要求来确定负载管最大的W/L 。(4) 根据

48、上述结果最终确定负载管和等效输入管的W/L 。(5) 根据输入结构和等效输入管的W/L确定每个输入管的W/L 。2. CMOS逻辑门电路(1) 根据抗干扰能力(噪声容限、输入转折电压)确定范围。 (2) 根据负载情况和速度要求(和) 确定等效的PMOS管和NMOS管的最小W/L 。(3) 根据上述结果最终确定等效的PMOS管和NMOS管的最小W/L。(4) 根据电路结构和等效的W/L确定每个管的W/L 。 3. 传输门电路(1) MOS的W/L直接影响传输门的导通电阻，因而影响传输速度。因此，根据传输速度的要求、负载情况和前级驱动情况来确定MOS管的W/L.(2) 对于CMOS传输门，一般应当

49、考虑NMOS管和PMOS管特性的对称性。5.2.1.2 MOS管沟道长度(L)的确定 (1)要考虑MOS管的耐压能力，一般MOS管的击穿电压由源漏穿通电压决定： (2)要考虑工艺水平。 (3)要考虑沟道长度调制效应对特性的影响。 (4)对于窄沟（长沟）器件应先考虑确定沟道宽度W，然后再根据已确定W/L的值来确定L的值。5.2.1.3 MOS管沟道宽度(W)的确定 (1)根据已确定的W/L 和L的值来确定W的值。(2)对于窄沟（长沟）器件，应根据工艺水平先考虑确定沟道宽度W，然后再根据已确定W/L的值来确定L的值。5.2.1.4 MOS管源漏区尺寸的确定一般是根据MOS管的沟道宽度W和相关的设计

50、规则来确定源漏区最小尺寸。源漏区尺寸越小，寄生电容以及漏电就越小。5.2.2 MOS管版图图5.2.2.1中分别是一个PMOS和一个NMOS。有源区是定义MOS管可以形成的地方的扩散区间，也就是说只有被有源区覆盖的部分才是MOS管的有效部分。为了与阱(wel1)或者衬底(substrate)接触连接，需要一个叫做选择区域(select area)的反型扩散。而多晶硅在本图中的作用则是用来形成MOS管的栅电极。蓝色的2条金属连线分别作为MOS管的漏极电极和源极电极。在本例中我们采用的是N阱CMOS工艺，则衬底是P型低掺杂。N沟道MOS管直接在衬底上制造，在图5.2.2.1中，NMOS只需要选用n

51、选择。因为一般NMOS晶体管衬底接低电源端，所以为了让P型衬底与接口接触要采用P选择。而P沟道MOS管则需要做在N阱上，然后采用P选择。因为一般PMOS晶体管衬底接高电源，为了让作为PMOS衬低的N阱与接口接触，采用N选择。用红色表示的多晶硅被绿色有源区覆盖的部分才作为MOS管的有效栅电极，该矩形宽边方向就是MOS管子的有效沟道长度(L)，而矩形长边方向则是沟道宽度(W)所以矩形的长宽比就是管子的(宽长比)。对于图1NMOS，PMOS的=14：4。由于CMOS工艺在整片硅片上要淀积厚氧化层作隔离，需要采用图中黑色方块表示的接触。对于图5.2.2.1中的MOS管，用来连接处在隔离厚氧化层下的源、

52、漏和之上金属连线。而作为接口和接口，则需要连接处在隔离厚氧化层的衬底和之上的金属连线。 图5.2.2.1PMOS和NMOS版图MOS 管的简化版图设计希望尽量得到正方形图案才是最紧凑的。如果MOS 的沟道宽长比比较大,则版图上的MOS 管是非常的瘦长的,根据图5.2.2.2的MOS管等效拆分原理,这时我们可以适当的将一个沟道宽长比为W/L拆成n个宽长比为1/n*W/L的管子来表示，在版图则参看图5.2.2.3,进一步在版图上简化则可以将拆分后的管子的源极或者漏极重叠在一起,参见图5.2.2.4：图5.2.2.2MOS管等效拆分原理 图5.2.2.3 MOS管拆分 图5.2.2.4 MOS管合并

53、5.3 电容版图 一个 MOS 晶体管能作为电容使用，但轻掺杂背栅增加了它的寄生电阻。可以获得较好的结果是使用在重掺杂扩散区形成的氧化层电介质层薄膜。在标准双极工艺中制备的MOS 电容有时使用发射扩散区作为下极板。除非工艺形成一个额外的薄层发射区氧化层，否则要求需要增加的一个掩模板来产生适当的电介质氧化层。MOS 晶体管不适于用作电容，但在CMOS工艺中它们是唯一的选择。应该偏置用作电容的MOS 晶体管，以避免电容在阈值电压附近泄漏。这样就可以把器件放在两种正偏工作模式中：积累态或强反型。积累态要求对NMOS栅正偏，或对PMOS栅反偏。偏压至少1V 会保证晶体管工作在电容曲线的相对线性部分，这

54、限制了电压变化大约±10%。源和漏电极没有作用，只要器件工作在积累态就可去除。作为电容的一个MOS 晶体管有实际的串连电阻，大多数同下电极板相配合。能通过使用适当长度的短沟道来最小化电阻，理想的是25m或更少。如果省略源和漏扩散区，那么背栅接触能在栅周围使用。当栅正偏并且阈值电压的总值加1V时，一个NMOS 晶体管进入反型层。当栅负偏时一个PMOS晶体管工作在强反型，偏置电压应超过阈值电压至少1V。一个MOS电容工作在反型，要求源/漏电极接触沟道。这些电极通常连接到背栅端子中。反型工作的电容版图同典型的MOS 晶体管相同。图5.3.1电容版图5.4 电阻版图Poly电阻是CMOS或者

55、BICMOS中特有的电阻类型，轻掺杂Poly电阻方块电阻数在几百到几千之间，重掺杂电阻电阻数在2550之间，一般是使用NSD或者PSD进行掺杂。而不用其他N或P型层次。 Poly电阻的大小不仅仅和掺杂浓度有关，还和晶格方向有关。在晶体表面，晶格方向比较杂乱一点，所以电阻也比晶格比较整齐的内部要大，如果Poly电阻比较细的时候，单位电阻较大.尤其对于轻掺杂的Poly电阻。 各种不同的Poly电阻温度系数不同，轻掺杂的poly电阻会出现负温度系数，而重掺杂的poly电阻则肯定为正温度系数。例如一些方块电阻数在2000左右的poly电阻，温度系数会为负。所以会出现一个温度系数几乎为零的掺杂浓度，但是

56、这样的浓度很难控制。大概在方块电阻数为200左右的地方。一般工艺的偏差会导致难以控制。不过我们要尽量将温度系数控制在250ppm/摄氏度。Poly电阻在电阻头的地方一般都是经过重掺杂的，这样才能减小接触电阻。所以一般Poly电阻都是由电阻头和电阻身体部分组成。一般工艺下poly电阻的宽度偏差在10%，所以poly电阻的计算时，要注意电阻的修正参数。Poly 电阻最好画在场氧上，这样可以减小衬底和它之间的电容，同时可以减小其他因素造成的电阻偏差。一般可以选用上层poly做poly电阻，在bicmos 中，可以在poly电阻下面做deep-N+。这样可以增加poly电阻下面的氧化层。不过要注意deep-N+一定要超出poly电阻的边缘几微米。Poly电阻不能适应瞬态电流变化，因为poly电阻下面是厚氧化层，导热效果很差，并且poly电阻在一定温度下，晶格会产生变化，从而导致电阻系数变化很大。所以要将poly电阻