时钟匹配队列-VHDL通信应用

1、时钟匹配队列：假设上面两个是非同一源产生的时钟，虽然频率相同，但由于相位、稳定性不同。肯定不完全同步。但这种情况经过一段时间累计，两个时钟偏差就会大于一个时钟周期，这时就会产生失步。由两个时钟锁定的数据就会产生错位，丢失或者重复。经过一段时间，接收端还没出现读数据，而发送端就把原数据覆盖。为了解决这个问题，假设 10 s 内会出现时钟偏差不会大于 8 个时钟周期，则我们设计一个循环队列。队列开始工作时，数据写入初始指针和读出初始指针相差 8 个数据位置。这样输入数据按照输入时钟写入队列，输出数据就会按照输出时钟从队列中读出。这样在 10 s 内由于时钟偏差不超过 8 个时钟周期，则不会出现漏读

2、和重复现象。每隔 10 s ，将读写的指针设置到初始位置，这样就保证了无论输入时钟和输出时钟谁快谁慢，都不会错。我们给出一个模块化参数 I O 端口。数据宽度 ： 1 比特容量偏差 ： 8 比特/10s数据速度 ： 16kbit/sData_In ： 输入数据Clk_Out ： 输出端时钟Fr_In ： 回复触发信号(10 s 每次)Data_Out ： 输出数据Clk_In 和 Clk_Out ：就是有频率差的同步时钟。我们例举出部分代码：1:写入指针 write_index; Process(inclk)If(sys16 = 0) then write_index <= 7;Else

3、If(inclkevent and inclk = 0) then If(write_index = 15) thenWrite_index <= 0;Else Write_index <= write_index + 1;End if;End if;End if;End process;2:读出指针 read_index:读出指针控制进程Process(outclk)BeginIf(sys16 = 0) then read_index <= 7;ElseIf(outclkevent and outclk = 0) then If(read_index = 15) then

4、Read_index <= 0;ElseRead_index <= read_index + 1;End if;End if;End if;End process;3:循环队列 inner_data : 循环队列控制进程Process(inclk)BeginIf sys16 = 0 thenInner_data <= “000000000000000000000000”;ElseIf(inclkevent and inclk = 1) thenInner_data(write_index) <= indata;End if;End if;End process;4:端口

5、输出 Data_out : 数据控制进程Process(outclk)BeginIf(outclkevent and outclk = 0)then Outdata_inner_data(read_index);End if;End process;5:整个模块的端口变量Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity fifo_model isPort(inclk : in std_logic;Outclk : out std_logic;Indata : in std_logic;Sys16 : in std_logic;Outdata : out std_logic);End fifo_model;Architecture rel of fifo_model isSignal inner_data : std_logic_vector(15 downto 0)