Lab5七段数码管显示设计

1、北京中教仪装备技术冇限公司#北京中教仪装备技术冇限公司实验五七段数码管显示设计一. 实验前准备1. EXCD-1可编程片上系统开发板：2. 下我线：3. 5V电源。注意：tflJ：本实验要需耍哟轨道4位7段数码管，确认DIP开关JP1拨至上方（7SEGLED）.目的:进一步熟悉ISE的匸作环境及操作，练习使用VHDL语言编写7段数码管显示程序， 学握数码管的驱动方法。熟练学握使用USB电缆或并I I卜或线卜我逻辑电路到FPGA,并 调试电路使其正常匸作。熟悉数字电路集成设计的过程。三、实验原理#北京中教仪装备技术冇限公司1. 数码管显示原理数码的显示方式一般令三种：第一种是字型匝舍式；第二种是

2、分段式：第三种是点阵式。I前以分段式应用最为普遍，主耍器件是七段发光二极管（LED）显示器。它可分为两种， 一览共阳极显示器（发光二极管的阳极都接在一个公共点上），另一是共阴极显示器（发光 一极管的阳极都接在一个公共点上，使用时公共点接地）。EXCD-1开发板使用的数码管为四位共阴极数码悴，每一位的共阴极7段数码管由7个 发光LED ffl成，呈“日”字状，7个发光LED的阴极连接在一起，阳极分别连接至FPGA相丿讪I脚。SEG_SEL1、SEG_SEL2、SEG_SEL3和SEG_SEL4为四位7段数码管的位选择端。当其值为“ 1 ”时，相应的7段数码管被选通.当输入到7段数码管SEG_A-

3、 SEG.G和SEG.DP管脚的数据为高电平时，该管脚对应的段变壳，肖输入到7段数码管SEG_ASEG_G和SEG.DP管脚的数据为低电 '卜时，该管脚对阳的段变灭。0123456* 朴图51 7段数码管显示原理该四位数码管与FPGAZM通过£位拨码幵关（JP1）进行连接，当DIP开关全部拨到上方时（板上标示为:7SEGLED）, FPGA的相应IO引脚和四位7段数码管连接,7段数码管可以正估工作：当DIP开关全部拨到卜方时（板上标示为：EXPORT5）, FPGA的相应IO 引脚与7段数码管断开,相应的FPGA引脚用F外部IO扩展。注意：无论拨码开关断开与否，FPGA的相应

4、10引脚都是与外部扩展接II连接的，所 以当止常使用数码管时，不允许在该外部扩展接I 1上安装任何功能模块板，示意图如图3-6 所示:七段数码管输入输出关系如表5-1所示：衣5七段数码管输入输出对应关系功能输入输出输出与数A3a2AiAoabcdefg显示00000111111001000101100001200101101101230011111100134010001100114501011011011560110101111167011111100007810()01111111891001111101191010101110111A1110110011111b1211001001110

5、C1311010111101d1411101001111E1511110000000灭灯动态打描显示原理3北京中教仪装务技术冇限公司数码管动态打描显示，是将所用数码管的相同段（ag和p）并联在-起，通过选位通 信号分时控制各个数码管的公共端，循环依次点亮各个数码管。当切换速度足够快时，由J- 人眼的“视觉暂田”现彖，视觉效果将足六个数码管同时显示，选通信号的时序关系如图 5-4所示。 0.B.S.0.公用数据端LED1 LED2 LED3 LED4位选端图5-3数码管动态打描LED1 LED2 LED3 LED4 I图5T位选信号时序波形图数码管选通控制信号分别对应4个数码管的公共端，半某一位

6、选通控制信号为高电平 时，其对应的数码管被点亮，I対此通过控制选通信号就町以控制数码管循环依次点亮。一个 数码管穏定显示耍求的切换频率要人J； 50Hz,那么4个数码管则盂耍50X4=200Hz以上 的切换频率才能看到不闪烁并TL持续稳定显示的字符。四、实验内容根据七段数码管的显示原理，用VHDL语言编写七段数码显示竹的源程序。耍求设计一个带复位的七段数码管循环打描程序，本程斥尙要着遏实现两部分：1. 显示数据的设置：程序设定4位数码管从左至右分别显示1、2、3、4：2. 动态打描：实现动态扌I描时序，这部分是难点，也是鱼点。参看动态打描显示原理,使用VHDL语言编写动态打描显示电路Wo3.

7、用ISE软件运行程序并将程序I、墩到FPGA中。观察数码管显示。初始状态拨码 开关宣r低电平，当数码符仃数据显示后，拨码开关拨至高电平位宣可复位数码传。五. 引脚分配信号名及对应板上资源信号名FPGA引脚分配时钟脉冲elkP80七段数码符段a_to_g<0>P49七段数码笛b段a_to_g<l>P42七段数码骨c段a.to_g<2>P45七段数码管d段a_to_g<3>P41七段数码竹e段a_(o <4>P48七段数码骨f段a_to_g<5>P50七段数码管g段a_to_g<6>P47七段数码管小数点dpP40

8、片选aa<0>P34片选an<l>P35片选an<2>P36数码竹1片选an<3>P3951 位(SW0)btnP43六. 源程序代码1.顶层文件library IEEE;use IEEE.STD.LOGIC. 1164.ALL;use EEE.STD LOGIC ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity clk7seg_top isPort ( elk : m STD_LOGIC;btniiii STD_LOGIC;一复位信号a_to_g : out STD_LOGIC_VECTOR (6

9、 downto 0);an : out STD_LOGIC_VECTOR (3 downto 0);dp : out STD.LOGIC);end clk7seg_top;architecture Behavioral of clk7seg_top iscomponent clk7segPort ( x : m STD_LOGIC_VECTOR (15 doxvnto 0);elk: m STD.LOGIC;cli : in STD.LOGIC;a_to_g : out STD_LOGIC_VECTOR (6 downto 0); an : out STD_LOGIC_VECTOR (3 do

10、wnto 0); dp : out STD_LOGIC);end component;signal x : stdJogic_vector( 15 downto 0);beginx<=XH1234M;U0 : clk7seg port map(x=>x.clk>clk.clr=>btn, a.to_g=>a.to_g, aii=>an,dp=>dp);end Behavioral;2.七段数码tf显示程序library IEEE;use IEEE.STD.LOGIC.l 164.ALL;use EEE. STD_LOGIC_ARITH. ALL;use

11、 EEE.STD_LOGIC_UNSIGNED.ALL;entity clk7seg isPort (x : m STD_LOGIC_VECTOR (15 downto 0);elk : in STD_LOGIC;-lOONIHz一设定x初值50MHzcli : in STD LOGIC;7北京中教仪装务技术冇限公司a_to_g : out STD_LOGIC_VECTOR (6 dovvnto 0);an : out STD_LOGIC_VECTOR (3 downto 0);dp : out STD_LOGIC);end clk7seg;aiclutectuie Behavioial of

12、 clk7seg issignal s : std_logic_vector (1 downto 0);signal digit: stdjogic.vectoi (3 downto 0);signal clkdiv : std_logic_vector (20 downto 0);signal aen : std_logic_vector (3 downto 0) :=begindp <=T;s <- clkdiv(20 downto 19);一片选process(clr)beginif(clr=,l,) thenclkdiv <«= (others =>

13、O);elsif(nsmg_edge(clk) thenclkdiv <= clkdiv + 1;end if;end process;piocess(aen,s)beginan <= n0000H;if(aen(conv_integer(s)=, f) then an(conv_mteger(s) < T;-an(n)为 1 则片选第 n 个数码管end if;end process;process(s)begmcase s iswhen ,r00H => digit <= x(3 downto 0);when M01M -> digit <

14、1; x(7 dovvnto 4);when ”10" => digit <= x(ll downto 8);when o±eis -> digit <- x(15 downto 12); 4 个数码管轮流显示，仃延时 end case;end process;process(digit)begincase digit iswhen xH0M => a_to_g <= M1111110H;-H0000001M;when xT => a_to_g J M0110000,;H10011HH;when x”2” => a_to_g

15、<= ”1101101”;一FOIOOIO”；when x”3” => a_to_g <-M111100r,;-U0000110H;when xH4H => a_to_g <= ”0110011”;一TOO 1100”；when x”5” -> a_to_g <-M10110ir>.H0100100M;when x”6” => a_to_g <= M10111H V0100000M;when x”7” -> a_to_g <- ,U10000,;-,00011ir,;when x”8” => a_to_g <=M11U111 ”;一”0000000"when x”9“ => a_to_g <- ,1111011,;-,0000100"when x”A” => a_to_g <= "lllOlllVOOOlOOO"when x”B” => a_to_g <= ,00111H,f;-.M1100000M;when xHCM => a.tog v= ”1001110”;一”0110001”；when xnDM => a_to)<= ”0111101”;一”10