第六讲时序逻辑电路设计(new)

1、河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 1/ 37第六讲 时序逻辑电路设计 6.1 6.1 时钟信号与置时钟信号与置/ /复位信号复位信号6.2 6.2 触发器设计触发器设计 6.3 6.3 计数器设计计数器设计6.4 6.4 分频器设计分频器设计 河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 2/ 37时序逻辑电路： 输出结果除了与输入的信号有关外，过去的输出状态也会对新的输出结果产生影响。河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 3/ 37与组合逻辑电路的区别： 组合逻辑电路与时

2、序逻辑电组合逻辑电路与时序逻辑电路的差别在于，时序逻辑电路多路的差别在于，时序逻辑电路多了存储元件功能部分，如此可以了存储元件功能部分，如此可以记录目前的输出信号状态，来作记录目前的输出信号状态，来作为与输入信号共同决定下一次输为与输入信号共同决定下一次输出信号的状态。出信号的状态。河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 4/ 376.1 6.1 时钟信号与置时钟信号与置/ /复位信号复位信号（1）时钟信号的描述）时钟信号的描述时钟信号是时序逻辑电路的驱动信号，时时钟信号是时序逻辑电路的驱动信号，时序电路只有在时钟信号有效时，状态才可序电路只有在时钟信号

3、有效时，状态才可能发生变化。能发生变化。河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 5/ 37 时钟信号边沿的描述时钟信号边沿的描述时钟信号边沿分上升沿和下降沿。时钟信号边沿分上升沿和下降沿。常用描述方法：常用描述方法：上升沿：上升沿：clkeventclkevent and and clkclk=1 =1 下降沿：下降沿：clkeventclkevent and and clkclk=0=0河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 6/ 37 时钟信号电平的描述时钟信号电平的描述描述方法：描述方法：高电平：高电平：cl

4、kclk=1 =1 低电平：低电平：clkclk=0=0河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 7/ 37 在在VHDL中的应用中的应用 在在VHDLVHDL语言设计中，时钟信号可以作为语言设计中，时钟信号可以作为敏感信号显式地出现在敏感信号显式地出现在PROCESSPROCESS语句后的括语句后的括号中，也可以用号中，也可以用WAIT UNTILWAIT UNTIL语句等待。语句等待。河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 8/ 37用用PROCESSPROCESS语句描述的格式：语句描述的格式：PROCESS

5、PROCESS （时钟信号名（时钟信号名 ，其它敏感信号，其它敏感信号 ）BEGINBEGIN IF IF 时钟信号边沿时钟信号边沿/ /电平描述电平描述 THENTHEN语句语句 END IFEND IF；END PROCESSEND PROCESS；河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 9/ 37用用WAIT UNTIL WAIT UNTIL 语句描述的格式：语句描述的格式：PROCESSPROCESSBEGINBEGIN WAIT UNTIL WAIT UNTIL 时钟信号边沿时钟信号边沿/ /电平描述电平描述语句语句END PROCESSEND

6、 PROCESS；河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 10/ 37（2）置）置/复位信号的描述复位信号的描述作用：作用：设置时序逻辑电路的初始状态。设置时序逻辑电路的初始状态。方式：方式：1 1同步置同步置/ /复位方式复位方式2 2异步置异步置/ /复位方式复位方式河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 11/ 37 同步置同步置/复位信号的描述复位信号的描述PROCESS PROCESS （时钟信号名，置（时钟信号名，置/ /复位信号复位信号 ，其它敏感信号，其它敏感信号 ）BEGINBEGIN IF IF

7、 时钟信号边沿时钟信号边沿/ /电平描述电平描述 AND AND 置置/ /复位条件表达式复位条件表达式 THENTHEN置置/ /复位语句；复位语句； ELSE ELSE 正常执行语句；正常执行语句； END IF END IF；END PROCESSEND PROCESS；河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 12/ 37 异步置异步置/复位信号的描述复位信号的描述PROCESS PROCESS （时钟信号名，置（时钟信号名，置/ /复位信号复位信号 ，其它敏感信号，其它敏感信号 ）BEGINBEGIN IF IF 置置/ /复位条件表达式复位条件

8、表达式 THENTHEN置置/ /复位语句；复位语句； ELSIF ELSIF 时钟信号边沿时钟信号边沿/ /电平描述电平描述 THEN THEN 正常执行语句；正常执行语句； END IF END IF；END PROCESSEND PROCESS；河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 13/ 376.2 6.2 触发器设计触发器设计类型：类型：（1 1）基本）基本RSRS触发器触发器 （2 2）同步）同步RSRS触发器触发器（3 3）同步）同步D D触发器触发器（4 4）同步）同步T T触发器触发器（5 5）主从）主从JKJK触发器触发器河海大学常

9、州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 14/ 37（1 1）D D触发器触发器河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 15/ 37【例例】用用VHDL描述描述D触发器触发器LIBRARY IEEE;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IE

10、EE.STD_LOGIC_UNSIGNED.ALL;ENTITY Ch6_1_1 isENTITY Ch6_1_1 isPORT(PORT( CP,D CP,D: IN: INSTD_LOGIC;STD_LOGIC; Q Q: OUT: OUT STD_LOGICSTD_LOGIC););END Ch6_1_1;END Ch6_1_1;河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 16/ 37ARCHITECTURE a OF Ch6_1_1 ISARCHITECTURE a OF Ch6_1_1 ISBEGINBEGINPROCESS (CP)PROCESS

11、 (CP)BEGINBEGINIF IF CPeventCPevent AND CP=1 THEN AND CP=1 THEN Q = D;Q = D;END IF;END IF;END PROCESS;END PROCESS;END a;END a;河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 17/ 37（2 2）RSRS触发器触发器河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 18/ 37【例例】用用VHDL描述描述RS触发器触发器LIBRARY IEEE;LIBRARY IEEE;USE IEEE.STD_LOGIC_

12、1164.ALL;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY Ch6_1_3 isENTITY Ch6_1_3 isPORT(PORT( S,R S,R: IN: INSTD_LOGIC;STD_LOGIC; Q,NOT_Q Q,NOT_Q: OUT: OUT STD_LOGICSTD_LOGIC););END Ch6_1_3;

13、END Ch6_1_3;河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 19/ 37ARCHITECTURE a OF Ch6_1_3 ISARCHITECTURE a OF Ch6_1_3 ISSIGNAL QN,NOT_QNSIGNAL QN,NOT_QN: : STD_LOGIC;STD_LOGIC;BEGINBEGINQN QN = R NOR NOT_QN;= R NOR NOT_QN;NOT_QN NOT_QN = S NOR QN; = S NOR QN; Q Q = QN; = QN;NOT_Q = NOT_QN;NOT_Q = NOT_QN;E

14、ND a;END a;河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 20/ 376.3 6.3 计数器设计计数器设计计数器计数器-是累计输入脉冲的个数。它不仅是累计输入脉冲的个数。它不仅可以用来计数、可以用来计数、 分频，分频， 还可以对系统进还可以对系统进行定时、顺序控制等，行定时、顺序控制等， 是数字系统中应用是数字系统中应用最广泛的时序逻辑部件之一。最广泛的时序逻辑部件之一。河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 21/ 37（1 1）按时钟控制方式来分：）按时钟控制方式来分：异步、同步异步、同步计数器的类型：计数

15、器的类型：（3 3）按模值来分：）按模值来分：二进制、十进值和任意进制计数器二进制、十进值和任意进制计数器（2 2）按计数过程中数值的增减来分：）按计数过程中数值的增减来分：加法、减法、可逆加法、减法、可逆 河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 22/ 37【例例】用用vhdl描述描述同步计数器同步计数器LIBRARY IEEE;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD

16、_LOGIC_UNSIGNED.ALL;ENTITY CNT4B ISENTITY CNT4B IS PORT (CLK : IN STD_LOGIC; PORT (CLK : IN STD_LOGIC; RST : IN STD_LOGIC; RST : IN STD_LOGIC; ENA : IN STD_LOGIC; ENA : IN STD_LOGIC; OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); COUT : OUT

17、STD_LOGIC ); END CNT4B; END CNT4B;ARCHITECTURE ARCHITECTURE behavbehav OF CNT4B IS OF CNT4B IS SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINBEGIN河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 23/ 37P_REG: PROCESS(CLK, RST, ENA)P_REG: PROCESS(CLK, RST, ENA) BEGIN

18、 BEGIN IF RST = 1 THEN CQI = 0000; IF RST = 1 THEN CQI = 0000; ELSIF CLKEVENT AND CLK = 1 THEN ELSIF CLKEVENT AND CLK = 1 THEN IF ENA = 1 THEN CQI = IF ENA = 1 THEN CQI = CQICQI + 1; + 1; END IF; END IF; END IF; END IF; OUTY = CQI ; OUTY = CQI ; END PROCESS P_REG ; - END PROCESS P_REG ; -进位输出进位输出 CO

19、UT=CQI(0) AND CQI(1) AND CQI(2) AND CQI(3); COUT=CQI(0) AND CQI(1) AND CQI(2) AND CQI(3);END END behavbehav; ;河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 24/ 37河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 25/ 37【例例】用用vhdl描述异步描述异步计数器计数器LIBRARY IEEE;LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC

20、_1164.ALL; ENTITY DIFFR IS ENTITY DIFFR IS PORT(CLK1,CLR1,D1:IN STD_LOGIC; PORT(CLK1,CLR1,D1:IN STD_LOGIC; Q1,QB1:OUT STD_LOGIC); Q1,QB1:OUT STD_LOGIC); END DIFFR; END DIFFR; ARCHITECTURE ART1 OF DIFFR IS ARCHITECTURE ART1 OF DIFFR IS BEGIN BEGIN PROCESS(CLK1,CLR1,D1) PROCESS(CLK1,CLR1,D1)BEGINBEGIN

21、IF CLR1=1 THEN Q1=0;IF CLR1=1 THEN Q1=0;ELSIF (CLK1EVENT AND CLK1=1) THENELSIF (CLK1EVENT AND CLK1=1) THEN Q1=D1; QB1=NOT D1; Q1=D1; QB1=NOT D1; END IF; END IF; END PROCESS; END PROCESS;END ART1;END ART1;河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 26/ 37LIBRARY IEEE;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.

22、ALL;USE IEEE.STD_LOGIC_1164.ALL;ENTITY RPLCOUNT ISENTITY RPLCOUNT IS PORT(CLK,CLR:IN STD_LOGIC; PORT(CLK,CLR:IN STD_LOGIC; COUNT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUNT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END RPLCOUNT;END RPLCOUNT;ARCHITECTURE ART2 OF RPLCOUNT ISARCHITECTURE ART2 OF RPLCOUNT IS SIGNAL

23、COUNT_IN:STD_LOGIC_VECTOR(4 DOWNTO 0); SIGNAL COUNT_IN:STD_LOGIC_VECTOR(4 DOWNTO 0); SIGNAL COUNT_INB:STD_LOGIC_VECTOR(4 DOWNTO 0); SIGNAL COUNT_INB:STD_LOGIC_VECTOR(4 DOWNTO 0); COMPONENT DIFFR COMPONENT DIFFR PORT(CLK1,CLR1,D1:IN STD_LOGIC; PORT(CLK1,CLR1,D1:IN STD_LOGIC; Q1,QB1:OUT STD_LOGIC); Q1

24、,QB1:OUT STD_LOGIC); END COMPONENT; END COMPONENT;河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 27/ 37 BEGIN BEGIN COUNT_IN(0)=CLK; COUNT_IN(0)=CLK; COUNT_INB(0)=CLK; COUNT_INB(0)COUNT_INB(I),CLR1=CLR,D1=COUNT_INB(I+1),Q1=(CLK1=COUNT_INB(I),CLR1=CLR,D1=COUNT_INB(I+1),Q1=COUNT_IN(I+1),QB1=COUNT_INB(I+1);CO

25、UNT_IN(I+1),QB1=COUNT_INB(I+1); END GENERATE; END GENERATE; COUNT=COUNT_IN(4 DOWNTO 1); COUNT=COUNT_IN(4 DOWNTO 1);END ART2;END ART2;河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 28/ 376.46.4 分频器设计分频器设计 分频器与计数器类似，它也是对时钟脉分频器与计数器类似，它也是对时钟脉冲进行计数，但它的输出不是对时钟信号的冲进行计数，但它的输出不是对时钟信号的计数值，而是频率与时钟信号成固定比例关计数值，而是频率与时钟信

26、号成固定比例关系的脉冲信号。系的脉冲信号。河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 29/ 37【例例】用用vhdl描述加法分频器描述加法分频器LIBRARY IEEE;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTIT

27、Y ADIV ISENTITY ADIV ISPORT(CLK:IN STD_LOGIC;PORT(CLK:IN STD_LOGIC; Y Y:OUT STD_LOGIC);:OUT STD_LOGIC);END;END;河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电路设计 30/ 37ARCHITECTURE A OF ADIV ISARCHITECTURE A OF ADIV IS SIGNAL RST:STD_LOGIC; SIGNAL RST:STD_LOGIC; SIGNAL QN :STD_LOGIC_VECTOR(2 DOWNTO 0); SIGNAL

28、QN :STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINBEGIN PROCESS(CLK,RST) PROCESS(CLK,RST) BEGIN BEGIN IF RST=1 THENIF RST=1 THENQN=000;QN=000;ELSIF CLKEVENT AND CLK=1 THENELSIF CLKEVENT AND CLK=1 THENQN=QN+1;QN=QN+1; END IF; END IF; END PROCESS; END PROCESS; RST=1 WHEN QN=6 ELSE 0; RST=1 WHEN QN=6 ELSE 0; Y=QN(2); Y=QN(2);END;END;河海大学常州校区河海大学常州校区第六讲第六讲 时序逻辑电路设计时序逻辑电