基于VHDL的电子秒表的设计

1、EDA技术及应用课程设计报告题 目： 基于VHDL的电子秒表的设计 院 （系）： 机电与自动化学院 专业班级： 学生姓名： 学 号： 指导教师： 2015年 1月 5日至2015 年 1月9日华中科技大学武昌分校制目 录1 课程设计的目的及主要内容12 设计模块1 2.1系统总体框图及功能设计 1 2.1.1系统总体框图1 2.1.2模块功能设计2 2.2 六十进制计数器 2 2.2.1 六十进制计数器设计思路 2 2.2.2 六十进制计数器仿真结果 3 2.3 二十四进制计数器 4 2.3.1 二十四进制计数器设计思路 42.3.2 二十四进制计数器仿真结果 5 2.4 分频器 6 2.4.

2、1 分频器设计思路 6 2.4.2 分频器仿真结果 7 2.5 LED显示 7 2.5.1 LED显示模块设计思路7 2.5.2 LED显示模块仿真结果10 2.6 顶层仿真 113 课程设计总结 124 主要参考资料 131 课程设计目的及主要内容 （1）运用数字系统的设计方法进行数字系统设计； （2）能进行较复杂的数字系统设计； （3）数字中的工作原理，工作流程图与原理方框图，自顶向下的数字系统设计方法。具体内容： 设计一个电子秒表，给定时钟信号为256HZ，要求系统达到以下功能： (1)用6个数码管分别显示时、分、秒， 计时范围为:00: 00： 00 23: 59：59。(2)计时精度

3、是1s。(3)具有启/ 停开关, 复位开关, 可以在任何情况下使用。2设计模块2.1 系统总体框图及功能设计2.1.1系统总体框图 电子秒表的基本工作原理就是不断输出连续脉冲给加法计数器，加法计数器通过译码器来显示它所记忆的脉冲周期个数。 根据系统设计要求, 系统的底层设计主要由六十进制计数器模块、二十四进制计数器模块、分频模块、LED显示模块组成。系统顶层设计图如图1所示。图1 系统顶层设计图图1中左边为三个输入信号en，clk，reset，分别为启动/停止开关，时钟信号和复位开关。中间从上至下依次为count24，count60，count60，fenpinqi。右边是clock1和输出信

4、号wei3.0, led6.0。2.1.2模块功能设计 本系统由六十进制计数器模块、二十四进制计数器模块、分频模块执行计时功能, 输入信号是256 Hz，通过分频后为1hz，时钟信号是1 Hz 作为秒表的秒输入, 秒为60 进制计数器, 分也为60 进制计数器, 小时采用二十四进制计数器, 各级进位作为高位的使能控制。2.2 六十进制计数器2.2.1 六十进制计数器设计思路 设计一个八位的六十进制计数器模块，输入信号为en、reset、clk，分别为使能、复位和时钟信号，输出信号为qa30、qb30、rco，分别为低4位输出、高4位输出和进位。图2 六十进制计数器示意图六十进制计数器模块部分V

5、HDL 源程序如下。LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY count60 ISPORT( en,Reset,clk: in STD_LOGIC; qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); qb: out STD_LOGIC_VECTOR(3 DOWNTO 0); rco: OUT STD_LOGIC); END count60;ARCHITECTURE a OF count60 ISBEGINprocess(clk)variable tma

6、: STD_LOGIC_VECTOR(3 DOWNTO 0);variable tmb: STD_LOGIC_VECTOR(3 DOWNTO 0);beginIf Reset ='0'then tma:="0000" tmb:="0000" elsif clk'event and clk='1' thenif en='1' thenrco<=tmb(2)and tmb(0)and tma(3)and tma(0); if tma="1001" then tma:="

7、;0000" if tmb="0101" then tmb:="0000" else tmb:=tmb+1; end if; else tma:=tma+1; end if; end if; end if; qa<=tma;qb<=tmb; end process;END a;2.2.2 六十进制计数器仿真结果六十进制计数器模块部分仿真结果如下图3。图3六十进制计数器仿真波形图 CLK：时钟信号 RST：复位信号 低电平清零 En：置数端 低电平不让它继续计数qb、qa：分别为输出数的十位个位，qb取值范围为0-5，qa取值范围为0

8、-9rco：进位信号，当qb=5，qa=0, rco=0时，clk上升沿来到后，qb=0, qa=0, rco=1； 当qb=5，qa=0, rco=1时，clk上升沿来到后，qb=0, qa=0, rco=0。2.3 二十四进制计数器2.3.1 二十四进制计数器设计思路设计一个八位的二十四进制计数器模块，输入信号为en、reset、clk，分别为使能、复位和时钟信号，输出信号为qa30、qb30，分别为低4位输出、高4位输出。图4 二十四进制计数器示意图 二十四进制计数器模块部分VHDL 源程序如下。LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE i

9、eee.std_logic_unsigned.ALL;ENTITY count24 ISPORT( en,Reset,clk: in STD_LOGIC; qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); qb: out STD_LOGIC_VECTOR(3 DOWNTO 0); END count24;ARCHITECTURE a1 OF count24 ISBEGINprocess(clk)variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0);variable tmb: STD_LOGIC_VECTOR(3 DOWNTO 0);be

10、ginIf Reset = '0'then tma:="0000" tmb:="0000" else if clk'event and clk='1' then if en='1' then if tma="1001" then tma:="0000"tmb:=tmb+1; elsif tmb="0010" and tma="0011" then tma:="0000"tmb:="0000&

11、quot; else tma:=tma+1; end if; end if; end if;end if; qa<=tma;qb<=tmb; end process;END a1;2.3.2 二十四进制计数器仿真结果 二十四进制计数器模块部分仿真结果如下图5。图5二十四进制计数器仿真波形图 CLK：时钟信号 RST：复位信号 低电平清零 En：置数端 低电平不让它继续计数 qb、qa：输出的四位二进制数，分别对于要输出数的十位个位 2.4 分频器2.4.1 分频器设计思路分频器原理：输入一个较高的频率，比如750kHz，则设计算法，使得每输入7500个脉冲输出一个脉冲，这样输出端口

12、就提供一个100Hz的频率。输入信号为clk和rst，分别为时钟信号和复位信号，输出信号为clk_out，为分频器1HZ的时钟信号输出。图6 分频器示意图 分频器模块部分VHDL 源程序如下。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY fenpinqi IS PORT (CLK,RST:in std_logic; CLK_OUT:out std_logic); END fenpinqi;ARCHITECTURE behav OF fenpinqi ISsignal clk_dat

13、a:std_logic;SIGNAL CNT6 : INTEGER := 0;BEGIN PROCESS(CLK) BEGIN IF RST = '0' THEN CNT6<=0 ; ELSIF CLK'EVENT AND CLK='1' THEN IF CNT6=2 THEN clk_data<=NOT clk_data;CNT6<=0;ELSE CNT6<=CNT6+1; END IF; END IF; CLK_OUT<=clk_data; END PROCESS;END behav； 2.4.2 分频器仿真结果 分频器

14、模块部分仿真结果如下图7。图7分频器仿真波形图 CLK：输入分频前的时钟信号 RST：复位信号 低电平清零 Clkout：输出分频后的时钟信号 2.5 LED显示2.5.1 LED显示模块设计思路 LED有着显示亮度高，响应速度快的特点，最常用的是七段式LED显示器，又称数码管。七段LED显示器内部由七个条形发光二极管和一个小圆点发光二极管组成，根据各管的亮暗组合成字符。LED数码管的ga七个发光二极管因加正电压而发亮，因加零电压而不能发亮，不同亮暗的组合就能形成不同的字形，这种组合称之为字形码(段码)，如显示”0”,字形码为3fh。数码管的接口有静态接口和动态接口。动态接口采用各数码管循环轮

15、流显示的方法，当循环显示频率较高时，利用人眼的暂留特性 ，看不出闪烁显示现象，这种显示需要一个接口完成字形码的输出(字形选择)，另一接口完 成各数码管的轮流点亮(数位选择)。将二十四进制计数器和2个六十进制计数器的输出作为LEDA显示模块的输入，在时钟信号的控制下通过此模块完成6个LED数码管的显示，输出信号为WEI20和LED60，分别为位选信号和段码输出。图8 LED显示示意图图9 LED数码管结构图 LED显示模块部分VHDL 源程序如下。 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;

16、ENTITY clock1 IS PORT(CLK: IN STD_LOGIC;S1, S2, S3, S4, S5, S6: IN STD_LOGIC_VECTOR(3 DOWNTO 0);WEI: OUT STD_LOGIC_VECTOR(2 DOWNTO 0);LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END ENTITY;ARCHITECTURE behave OF clock1 ISSIGNAL CNT6 : INTEGER RANGE 0 TO 5 := 0;SIGNAL SHUJU: STD_LOGIC_VECTOR(3 DOWNTO 0);BE

17、GIN PRO1:PROCESS(CLK)BEGINIF CLK'EVENT AND CLK = '1' THENCNT6 <= CNT6 + 1;CASE CNT6 ISWHEN 0 => WEI <= "000" SHUJU <= S1;WHEN 1 => WEI <= "001" SHUJU <= S2; WHEN 2 => WEI <= "010" SHUJU <= S3;WHEN 3 => WEI <= "011&quo

18、t; SHUJU <= S4;WHEN 4 => WEI <= "100" SHUJU <= S5;WHEN 5 => WEI <= "101" SHUJU <= S6;CNT6<=0;WHEN OTHERS => NULL;END CASE;END IF;END PROCESS;PRO2: PROCESS(SHUJU)BEGINCASE SHUJU ISWHEN "0000" => LED<= "1111110" ;WHEN "0001&

19、quot; => LED<= "0110000" ; WHEN "0010" => LED<= "1101101" ; WHEN "0011" => LED<= "1111001" ; WHEN "0100" => LED<= "0110011" ; WHEN "0101" => LED<= "1011011" ; WHEN "0110"

20、 => LED<= "1011111" ; WHEN "0111" => LED<= "1110000" ; WHEN "1000" => LED<= "1111111" ; WHEN "1001" => LED<= "1111011" ; WHEN others=> LED<= "0000000" ; END CASE;END PROCESS;END ; 2.5.2 LED显

21、示模块仿真结果 LED显示模块部分仿真结果如下图10。图10 LED显示模块仿真波形图 Clk：时钟信号 s1，s2，s3，s4，s5，s6:输入的的四位二进制数 led：输出的七位二进制数，对应数码管脚的输出gfedcba wei:输出的三位而进制数（输出范围为000-101），控制led输出，当wei=000时，led输出s1对应的十进制数的数码管脚gfedcba当wei=001时，led输出s2对应的十进制数的数码管脚gfedcba当wei=010时，led输出s3对应的十进制数的数码管脚gfedcba当wei=011时，led输出s4对应的十进制数的数码管脚gfedcba当wei=10

22、0时，led输出s5对应的十进制数的数码管脚gfedcba当wei=101时，led输出s6对应的十进制数的数码管脚gfedcba2.6 顶层仿真 顶层仿真仿真波形如下图11 图11顶层仿真仿真波形CLK：时钟信号 RST：复位信号 低电平清零 En：置数端 低电平不让它继续计数led：输出的七位二进制数，对应数码管脚的输出gfedcbawei:输出的三位而进制数（输出范围为000-101），控制led输出，当wei=000时，led输出对于秒钟的个位当wei=001时，led输出对于秒钟的十位当wei=010时，led输出对于分钟的个位当wei=011时，led输出对于分钟的十位当wei=100时，led输出对于时钟的个位当wei=101时，led输出对应时钟的十位3 课程设计总结通过本次课程设计，