章时序逻辑电路复习题

1、时序逻辑电路一、选择题：1、相同计数器的异步计数器和同步计数器相比,一般情况下( ) A. 驱动方程简单 B. 使用触发器个数少 C. 工作速度快 D. 以上都不对2、n级触发器构成的环形计数器,其有效循环的状态数是( )A. n个 B. 2个 C. 4个 D. 6个3、下图所示波形是一个( C )进制加法计数器的波形图。试问它有( A )个无效状态。 A .2； B. 4 ； C. 6； D. 12CPQ1Q2 Q34、设计计数器时应选用（ ）。A边沿触发器 B 基本触发器 C同步触发器 D施密特触发器5、一块7490十进制计数器中,它含有的触发器个数是( )A. 4 B. 2 C. 1 D

2、. 66、n级触发器构成的扭环形计数器,其有效循环的状态数是( ) A. 2n个 B. n个 C. 4个 D. 6个7、时序逻辑电路中一定包含（ ）A.触发器 B.组合逻辑电路 C.移位寄存器 D.译码器8、用n个触发器构成计数器，可得到的最大计数长度为（ ）A. 2n B.2n C. D. n9、有一个移位寄存器，高位在左，低位在右，欲将存放在其中的二进制数乘上(4)10,则应将该寄存器中的数（ ）A.右移二位 B.左移一位 C. 右移二位 D.左移一位10、某时序逻辑电路的状态转换图如下，若输入序列X=1001时，设起始状态为S1，则输出序列Z=（ ） X/Z 0/1 1/0 S1 S2

3、0/0 1/1A. 0101 B.1011 C.0111 D.100011、一位8421BCD码计数器至少需要（ ）个触发器A. 4 B. 3 C.5 D.1012、利用中规模集成计数器构成任意进制计数器的方法有( ABC ) A.复位法 B.预置数法 C.级联复位法13、在移位寄存器中采用并行输出比串行输出 （ ）。 A.快 B.慢 C.一样快 D.不确定14、用触发器设计一个24进制的计数器，至少需要( )个触发器。 A. 5 B.4 C.6 D. 315、在下列逻辑电路中，不是组合逻辑电路的有（ ）。A. 寄存器 B.编码器 C.全加器 D. 译码器16、一个 4 位移位寄存器可以构成最

4、长计数器的长度是（ ）。 A. 15 B.12 C. 8 D.1617、有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲CP作用下，四位数据的移位过程是（ ）。A.1011-0110-1100-10000000 B.1011-0101.1011-0111-111011011011 D.1011110111101111-111118、时钟RS触发器的触发时刻为( ) A.CP0期间 B.CP1期间 C.CP上升沿 D.CP下降沿19、若有一个进制计数器, 用复位法可以构成进制计数器, 则( )。 A. < B. > C.20

5、、一个四位二进制码减法计数器的起始值为1001, 经过100 个时钟脉冲作用之后的值为:( ) A. 0101 B.0100 C.1101 D. 1100二、填空题：1、某移位寄存器的时钟脉冲频率为100KHz,欲将存放在该寄存器中的数左移8位,完成该操作的时间为 。（8×10-5s）2、利用四位可逆移位寄存器串行输入寄存1100，左移时首先输入数码 ，右移时首先输入数码 。（1；0。）3、时序逻辑电路在结构上包含_和_两部分。（组合逻辑电路；存储电路） 4、时序逻辑电路的特点是，任意时刻的输出不仅取决于该时刻的_，还与电路的_有关。（输入信号，原状态） 5、在同步计数器中，各触发器

6、的CP输入端应接 时钟脉冲。（统一的）6、四位双向移位寄存器T4194的功能表如表所示。由功能表可知，要实现保持功能，应使 ，当，S1=1，S0=0时，电路实现 功能。（，S1=S0=0；左移）7、移位寄存器不但可_ ，而且还能对数据进行 _。（移位，串并转换）8、电路如下图所示，若输入CP脉冲频率为20KHZ，则输出F的频率为 。（5 KHZ）9、时序逻辑电路按照其触发器是否有统一的时钟控制分为 时序逻辑电路和 时序逻辑电路。（同步、异步）10、某计数器的状态转换图如图所示，试问该计数器是一个 进制 法计数器，它有 个有效状态， 个无效状态，该电路 自启动。若用JK触发器组成，至少要 个JK

7、触发器。（7；减法；7；1；能；3）11、将D触发器的D端与它的端连接，假设Q（t）=0，则经过100个脉冲作用后，它的状态Q为_。（0）12、要构成5进制计数器，至少需要 个触发器，其无效状态有 个。（3；3）13、利用四位右移寄存器串行输入寄存1010，清零之后应首先输入 ，当输入三个数码（已发出3个寄存指令）时，电路（触发器自左至右）状态为 。（0；0100）14、组合逻辑门电路在功能上的特点是任何时刻的输出状态直接是由 与电路原来的状态 。而时序电路的输出状态不仅与同一时刻的输入状态有关而且与电路的原状态有关。触发器实质上就是一种功能最简单的 （组合电路还是时序电路）。 （当时的输入信

8、号决定；无关 ；时序电路）15、 是对脉冲的个数进行计数，具有计数功能的电路。（计数器）16、寄存器的功能是 。例如在计算机中，需要它存储要参加运算的数据。（记忆多位二进制数）17、N 位二进制计数器可累计脉冲最大数为 ;构成异步二进制计数器的触发器为 触发器; 如果由下降沿有效的触发器构成异步二进制加法计数器, 其内部联接规律为 ;单纯四位扭环形移位寄存器最低位触发器的输入端与最高位的 端相连。（2n; 边沿； 前级的Q端接后级的CP端；）18、某移位寄存器的时钟脉冲频率为100KHz,欲将存放在该寄存器中的数左移8位,完成该操作的时间为 。（8×10-5秒）19、在各种寄存器中，

9、存放N位二进制数码需要 个触发器。（N）三、判断题：1、二进制加法计数器从0计数到十进制24时，需要5个触发器构成，有7个无效状态。（ ）2、构成一个7进制计数器需要三个触发器。 （ ）3、当时序电路存在无效循环时该电路不能自启动。（ ）4、构成一个7进制计数器需要三个触发器。 （ ）5、当时序电路存在无效循环时该电路不能自启动。（ ）6、同步时序电路具有统一的时钟CP控制。（ ）7、有8个触发器数目的二进制计数器，它具有256个计数状态。（ ）8、.N进制计数器可以实现N分频；（ ）9、寄存器是组合逻辑器件。 （ × ）10、寄存器要存放n位二进制数码时，需要个触发器。 （ 

10、15; ）11、3位二进制计数器可以构成模值为的计数器。 （ × ）12、十进制计数器最高位输出的周期是输入CP脉冲周期的10倍。 （ ）13、寄存器是组合逻辑器件。 （ × ）14、寄存器要存放n位二进制数码时，需要个触发器。 （ × ）15、3位二进制计数器可以构成模值为的计数器。 （ × ）16、十进制计数器最高位输出的周期是输入CP脉冲周期的10倍。 （ ）四、分析题：1分析如图所示电路，画出Y1,Y2,Y3的波形。Y1QY21&JCPKY3&CP解: 解题要点，(1)列驱动方程及状态方程 &CP(2)列输出方程(3)画输

11、出波形.2、分析下图所示序列发生电路，要求写出DSR的逻辑函数式，列出状态转换表，写出Z的输出序列码。(2套中)3、如图所示时序电路。写出电路的驱动方程、状态方程，画出电路的状态转换图，说明电路的逻辑功能，并分析该电路能否自启动。 解： 答题要点（1）电路驱动方程为：电路状态方程为：状态图如下：该电路是一个5进制计数器；能自启动。4、分析电路功能,并说明能否自启动。QQQJJJF3F2F1KKKCP1、 解：答题要点（1）电路驱动方程为：（2）电路状态方程为：状态图如下： 可作扭环形计数器(模六)，可以自启动。5、下表所示为四位二进制计数器215 的功能表,试分析下图电路所具有的功能。要求画出

12、状态转换图。CrCP+CP-ABCDQD QC QB QA10×0×××××A×B×C×D0 0 0 0 A B C D001111××××××××加法计数减法计数LDCP- Cr ABCD&T215CP+“1”QAQDQCQBCP解：答题要点：这是利用芯片的异步置数端接成的任意进制计数器。列状态转换图：0110001000010000001101010100 Q3Q2Q1 Q00110不稳定，所以是模6计数器。6、分

13、析下图给出的电路，说明这是多少进制的计数器。74LS16174LS161&111CPY(a)74LS16074LS160101CPY(b)11解： （1）答案要点:(a)图中，74LS161和74LS161均接成16进制的计数器，两片级联后，利用反馈置数法，当计数状态为(5A)H时，有效，计数器被置成(00)H,所以计数状态共有91个，构成九十一进制计数器。（2）答案要点:(b)图中，74LS160接成8进制的计数器，74LS160接成5进制的计数器，两片级联后，构成四十进制计数器。7、如图所示时序电路。写出电路的驱动方程、状态方程，画出电路的状态转换图，说明电路的逻辑功能，并分析该电

14、路能否自启动。&装 订 线 D Q1 D Q2 D Q3 CP解：（1）这是一个同步时序逻辑电路的分析问题。先写驱动方程再写状态方程001Q1Q2Q3000100110011111101010（2）画状态转换图可见：这是一个可以自启动的模五计数器电路。8、分析下图TTL电路实现何种逻辑功能,其中X是控制端,对X=0,X=1分别分析,假定触发器的初始状态为Q2=1,Q1=1. 并判断能否自启动。解:从图可知,X是控制端,CP是时钟脉冲输入端,该时序电路属于计数器.对其功能分析如下:1) 时钟方程CP1=CP2=CP,是同步工作方式.2) 驱动方程 代入特性方程中得状态方程Q2Q13001

15、11001画状态转换图Q2Q1300111001X=0时， X=1时由状态转换图可知,当X=0时,是同步三进制加法计数器; 当X=1时,是同步三进制减法计数器.无效状态Q2Q1=11在上述情况下只需一个CP就进入有效状态,因而能自启动.总之,该时序逻辑电路是同步三进制可逆计数器,并且能自启动。9、74LS192双时钟同步计数器（十进制），其功能表如表所示。其中CO 是进位输出、BO是借位输出。现用74LS192组成的计数器如图所示，分析是几进制计数器。RD LD CPU CPD D3 D2 D1 D0 Q3 Q2 Q1 Q01 × × × × ×

16、; × × 0 0 0 00 0 × × A B C D A B C D0 1 1 × × × × 加计数0 1 1 × × × × 减计数0 1 1 1 × × × × 保 持 表5 74LS192功能表Q3 Q2 Q1 Q0D3 D2 D1 D0 RD LDCOBOCPUCPD741921 0 0 0CP 解: 由74LS192功能表可知，计数器是异步复位（高电平有效）和置数（低电平有效）的，它有两个时钟输入，一个执行加法计数，另一

17、个执行减法计数，有效时钟都是负边沿，分别有负脉冲输出表示进位或借位。所以图示电路实现预置数1000的减法计数，计数状态进入0000时产生借位信号（=0）并异步置数（Q3Q2Q1Q0=1000），“0000”为一过渡状态。列出状态转换表CP Q3Q2Q1Q00 1 0 0 01 0 1 1 12 0 1 1 03 0 1 0 14 0 1 0 05 0 0 1 16 0 0 1 07 0 0 0 18 ( 0 0 0 0 )异步置数状态表状态表如表所示，是一个八进制计数器。10、分析下图所示的时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，并说明该电路是否能自启

18、动。D QCPFF1 D QCPFF2 D QCPFF3 &CPY解：驱动方程： ； ； 输出方程：Q3 Q2 Q0/Y000001011111110100010101/1/1/1/1/0状态方程：； ； 状态转换图：逻辑功能：是能够自启动的模5计数器。11、已知逻辑电路图及和的波形。 试画出输出，的波形设，的 初始状态均为“0”）。 解：驱动方程为： 状态方程为：同时，当Q1=1时，因置零端有效，Q0马上变为1波形如下：12、一个七段显示译码器驱动显示电路如下，若输入波形如图所示，试确定显示器所显示的数据应如何变化。英文教材数字电子技术习题选编清华大学电机系唐庆玉2002年9月16日

19、BCD/7-seg4A22A381A1A0abcdefgabcdefgA3A0A2A1Figure 3英文教材数字电子技术习题选编清华大学电机系唐庆玉2002年9月16日BCD/7-seg4A22A381A1A0abcdefgabcdefgA3A0A2A1解输出数据0 1 4 无定义 4 4 4 8 0Q0Q1Q2Q3D0D1D2D3RDLDQCCCT74161S1>S21A1A2A3A0B1B3B2B0I(A>B)I(A=B)I(A<B)A>BA=BA<BCT7485D3D2D1D01CP11113、试分析下图可变模计数器, CT74161的使能端为S1、S2，

20、置位端LD为低电平有效，复位端为RD低电平有效。当时计数器的模值M为多少。解：（1）先画出状态转移表进行分析。状态转移表为下表所示。（2）由表可得模值M=12。 状态转移表Q3 Q2 Q1 Q0LD1 1 1 10 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 0111111111110五、设计题：1、请用置位法, 将4161接成五进制计数器。（本题共10分） T4161功能表CPS1S2工作状态×0×××清零10××预置数×

21、;1101保持(包括C)×11×0保持(C=0)1111计数CPS1S2工作状态×0×××清零10××预置数×1101保持(包括C)×11×0保持(C=0)1111计数注：T4161是四位二进制计数器，Q0,Q1,Q2,Q3为输出端，D0,D1,D2,D3为置数输入端，其中D3为高位，D0为低位。解：此题答案不唯一（1）答案要点：先作出计数器的状态转换图，略。（2）答案要点：确定D0,D1,D2,D3的输入信号，和端应如何处理，最后画出电路图。2、集成中规模4位同步二进制加法计数器74

22、161的逻辑符号和功能表如下所示。试用74LS161采用复位法（异步清零）或者置数法（同步置数）实现十二进制计数器。 Q3Q2Q1Q0CP74LS161PTCOABCDLDCr 74161同步加法计数器的功能表 输 入 输 出 说 明 CP P T D C B AQ0 Q1 Q2 Q3× × × 0 × × × × × × × 1 0 × × D C B A1 1 0 × × × × ×1 1 × 0 ×

23、× × ×1 1 1 1 × × × ×1 0 × × 0 0 0 0 0 0 0 0 D C B A 保 持 保 持 计 数0 0 0 0异步清零送 数同步置0解一：异步清零法解题要点：（1）确定计数状态（5分）5780123469101112由12即1100作译码状态，可写出反馈函数，如图。（5分）Q3Q2Q1Q0CP74LS161PTDCBALDCr&11COCP解二同步置数法解题要点：（1）确定计数状态（5分）57801234691011由1110即1011产生置数信号,其反馈函数，所置的

24、数0000。如图。（5分）Q3Q2Q1Q0CP74LS161PTDCBALDCr&11COCP3、请用集成计数器芯片74LS193构成模10加法计数器。74LS193逻辑符号如图图中是进位输出端且，是借位输出端。且。74LS193功能表如表所示。 表 74LS193功能表 图 74LS193逻辑符号 解：构成模10加法计数器。此题答案不唯一，仅供参考。因为计数器模N=10,所以异步预置状态M=15N=5，故预置数据DCBA=0101，且加法进位输出端与置数端连接。其它输入端接上相应的信号。电路连接图如图所示0 1 0 14、用JK触发器和门电路设计一个同步五进制加法计数器。要求有进位输

25、出端。状态转换图如图所示。000001010011100101110111/1/0/0/0/0/1/1/1解：解题要点：由状态转换图可得电路的状态方程 由状态方程得驱动方程进位输出 画电路图得：1J1KC11J1KC11J1KC1&FF1FF2FF31CP5、同步十进制可逆计数器192的符号如下图,功能表如表所示。试用Rd端构成6进制加法计数器。192功能表CPUCPDRd工作状态101加1计数101不计数101减1计数101不计数××00预置××1×复位解:由192功能表可知，192即有加法计数，也有减法计数功能。并且有异步清零端和异

26、步预置数端。异步清零法解题要点：（1）确定计数状态5012346由6即0110作译码状态，可写出反馈函数Rd=Q2Q1，画出逻辑图。如图。6、用两片 74LS161 二进制计数器构成 40 进制计数器，画出电路图。74LS161为同步16进制计数器，它的逻辑图和功能表如下。 CTP CTT CP D3 D2 D1 D0Q3 Q2 Q1 Q00 × × × × × × × ×0 0 0 01 0 × × d3 d2 d1 d0d3 d2 d1 d01 1 1 1 ××××计数1 1 0 × × × × × ×保持1 1 × 0 × × × × ×保持Q3 Q2 Q1 Q0CO CPCR LD CTP CTT D3 D2 D1 D0解：解题要点：根据题目要求确定用两片161级联成16×16的计数器，再用反馈归零法设计。 （1）计数状态（16进制）0001020328画出计数状态得7分（2）画电路图