基于CPLD技术的频率计设计与制作

1、. . . . 冶金高等专科学校毕业论文 学 院 电气学院 系 部 电子系 专业班级 应用电子技术 学 号 0700001813 姓 名 黄智翔 指导教师 瑞锋 钟思佳 冶金高等专科学校电气学院毕业设计（论文）任务书系：电子系 专业：应用电子技术学生：赖龙芳 班级： 电子0707 班学号： 0700001813 毕业设计（论文）题目：基于CPLD技术的频率计设计与制作毕业设计（论文）主要容：数字频率计实际上是一个脉冲计数器，即在单位时间计脉冲 个数就可以得到信号频率。本课题主要研究的是基于CPLD技术的频率设计与制作。本课题主要通过单片机的一个最小系统和CPLD器件相结合的研究。当按

2、下复位键的时候给单片机一个信号，从而通过单片机给CPLD器件一个信号，此时CPLD器件纠结收到一个信号，并且接收一个频率，然后与固定频率相比较，从而得到的结果传给单片机，给单片机一个信号，然后通过单片机的最小系统处理，最后在传给数码显示管，通过数码显示管显示刚刚接收到的频率的大小。然后通过按下复位键，以一样的过程来显示所接收到的频率的大小。毕业设计（论文）预期目标：根据设计题目和开题报告查阅搜集相关资料并做好电路板并编写好程序，下载调试好，得到所需要的的结果。在老师的组织下进行模拟答辩，找出问题并解决问题。做好所有的准备并完成正式答辩。毕业设计（论文）指导教师：瑞锋 钟思佳系 主 任（教研室主

3、任）：金 瑞 学 院 院 长：龙志文 2010 年 06 月 13 日摘 要本毕业设计项目根据毕业设计任务书指定和我校高职高专特点的要求，体现毕业生的实践动手能力、创新思维、解决问题的能力和对所学知识的综合运用能力，研究的问题设计一个六位数字频率计，频率测量结果在六位LED数码管上显示，显示时间可设定为2秒左右延迟，一次测试完毕后将所有计数器复位即清零，并采集显示下一次被测信号的频率。复位清零时间可设定为1秒左右。此延迟信号与复位信号均由闸门控制电路产生并采用原理图输入。可实现如下功能：1 详细论述了利用 VHDL硬件描述语言设计。2 用大规模可编程逻辑器件，实现数字频率计的设计原理与相关程序

4、。3 无论底层还是顶层文件均用 VI-IDL语言编写，避免了用电路图形式设计时所引起的毛刺现象。4 改变了以往数字电路小规模多器件组合的设计方法，整个频率计设计在一块 CPLD芯片上。5 采用数字显示，外形美观、大方，显示醒目、直观。6 体积小，性能更可靠。关键词 ：数字频率计 ；电子设计自动化；大规模可编程逻辑器；PickThe graduation project design according to the graduation design specification specified and our vocational characteristic, the requireme

5、nt of practical skills, graduate innovative thinking, problem solving skills and knowledge to the comprehensive ability of the research question, design a six figure, frequency measurement frequency in six LED digital display, display time tube can be set to 2 seconds delay time after test will rese

6、t all counters reset, and collection show that the signal frequency. Reset the time can be set to 1 cleared seconds. This delay signal and reset signal generated by the control circuit principle diagram and the input. But funtions as follows:1、is discussed using the VHDL language design hardware des

7、cription.2、in large-scale programmable logic devices, digital frequency of design principle and the related procedures.3、whatever bottom or top documents are written by VI - IDL language, avoiding the use form design diagram caused burr phenomenon.4、the small-scale combination of digital circuit des

8、ign method of many devices, the frequency of design in a CPLD chip.5、Using digital display, beautiful appearance, easy and intuitive, showed marked.6、small volume, and more reliable.Keywords: digital frequency, Electronic design automation, Large-scale programmable logic device,目 录毕业论文封面.1毕业论文任务书.2中

9、文摘要.3英文摘要.4前言.6概述.7第1章CPLD开发环境简介.81.1 CPLD的概要介绍.8 1.2 Max+Plus开发工具.81.3 本章小结.9第2章 频率计的设计原理与设计容.102.1 频率计的技术性能指标.102.2 频率计的设计原理.10 2.3 频率计测量周期原理.12 2.4 频率计所需四种器件的VHDL文件与波形仿真.132.4.1 带时钟使能十进制计数器.132.4.2 测频控制信号发生器.14 2.4.3 32位锁存器.152.4.4 显示译码器LED 7.16 2.5 顶层文件的编写.17 2.6 电路的设计与输入.19第3章 下载调试 .22 3.1 编译和管

10、脚配置.22 3.2编译下载和测试.223.2.1 编程下载.223.2.2 测试.223.2.2.1 频率测试.223.2.2.2 周期测试.22心得体会.22结束语.23致.23附录.23参考文献.前 言CPLD是一种新兴的高密度大规模可编程逻辑器件，它具有门阵列的高密度和PLD器件的灵活性和易用性，目前已成为一类主要的可编程器件。可编程器件的最大特点是可通过软件编程对其器件的结构和工作方式进行重构，能随时进行设计调整而满足产品升级。使得硬件的设计可以如软件设计一样方便快捷，从而改变了传统数字系统与用单片机构成的数字系统的设计方法、设计过程与设计观念，使电子设计的技术操作和系统构成在整体上

11、发生了质的飞跃。采用CPLD可编程器件，可利用计算机软件的方式对目标器件进行设计，而以硬件的形式实现。既定的系统功能，在设计过程中，可根据需要随时改变器件的部逻辑功能和管脚的信号方式，借助于大规模集成的CPLD和高效的设计软件，用户不仅可通过直接对芯片结构的设计实行多种数字逻辑系统功能，而且由于管脚定义的灵活性，大大减轻了电路图设计和电路板设计的工作量与难度，同时，这种基于可编程芯片的设计大大减少了系统芯片的数量，缩小了系统的体积，提高了系统的可靠性。EDA(电子设计自动化)技术就是以计算机为工具，在EDA软件平台上，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件，自动的完成逻辑编译、

12、逻辑化简、逻辑综合与优化、逻辑仿真，直至对特定目标芯片的适配编译、逻辑映射和编程下载等工作(本文选用的开发工具为Ahera公司的MAX+PLUS)。EDA的仿真测试技术只需要通过计算机就能对所设计的电子系统从各种不同层次的系统性能特点完成一系列准确的测试与仿真操作，大大提高了大规模系统电子设计的自动化程度。设计者的工作仅限于利用软件方式，即利用硬件描述语言(如VHDL）来完成对系统硬件功能的描述，在EDA 工具的帮助下就可以得到最后的设计结果，这使得对整个硬件系统的设计和修改过程如同完成软件设计一样方便、高效。概 述近年来，随着集成芯片制造技术的发展，可编程逻辑器件（PLD）在速度和集成度两方

13、面得到了飞速提高。由于它具有功耗低、体积小、集成度高、速度快、开发周期短、费用低、用户可定义功能与可重复编程和擦写等许多优点，应用领域不断扩大，越来越多的电子系统开始采用可编程逻辑器件来实现数字信号处理，从而使通用DSP芯片难于完成的一些时序组合逻辑和某些简单的大运算量的数学计算得以实现。继QuickLogic和XILINX分别开发了含嵌入式FIR core的CPLD之后，ALTERA公司又推出了新一代可编程逻辑器件Stratix系列，其性能完全满足高速数字信号算是系统的设计要求。近年来，随着集成芯片制造技术的发展，可编程逻辑器件（PLD）在速度和集成度两方面得到了飞速提高。由于它具有功耗低、

14、体积小、集成度高、速度快、开发周期短、费用低、用户可定义功能与可重复编程和擦写等许多优点，应用领域不断扩大，越来越多的电子系统开始采用可编程逻辑器件来实现数字信号处理，从而使通用DSP芯片难于完成的一些时序组合逻辑和某些简单的大运算量的数学计算得以实现。继QuickLogic和XILINX分别开发了含嵌入式FIR core的CPLD之后，ALTERA公司又推出了新一代可编程逻辑器件Stratix系列，其性能完全满足高速数字信号算是系统的设计要求。基于EDA技术的设计方法为“自顶向下”设计，其步骤是采用可完全独立于目标器件芯片物理结构的硬件描述语言，在系统的基本功能或行为级上对设计的产品进行行为

15、描述和定义，结合多层次的仿真技术，在确保设计的可行性与正确性的前提下，完成功能确认。然后利用EDA工具的逻辑综合功能，把功能描述转换为某一具体目标芯片的网表文件，经编程器下载到可编程目标芯片中(如FPGA芯片)，使该芯片能够实现设计要求的功能。这样，一块芯片就是一个数字电路系统。使电路系统体积大大减小，可靠性得到提高。通过EDA的试验设计，加深我们对FPGA的了解，熟悉FPGA的工作原理和试验环境，知道FPGA的开发流程，熟悉各种软件如Altera MAX+plusII10的使用。通过设计小型试验项目学会仿真和硬件测试的基本方法。第1章 CPLD开发环境简介1.1 CPLD的概要介绍 可编程逻

16、辑器件PLD是一种由用户编程啦实现某种逻辑功能的新型逻辑器件，主要包括现场可编程门列阵和复杂可编程逻辑器件两大类。国际上生产CPLD的主流公司并且在国占据市场份额较大的主要是Xilinx、Altera和Lattice3家公司。CPLD在结构上主要分为3个部分：可编程逻辑宏单元、可编程输入/输出单元和可编程部连线。CPLD最明显的特点是高集成度、高速度和高可靠性，时钟延时可小至纳秒级，结合其并行方式，在超高速应用领域和实行监控方面有着非常广阔的应用前景。在高可靠应用领域，如果设计得当，将不会存在类似于MCU的抚慰不可靠和PC的跑飞等问题。CPLD的高可靠性还表现在几乎可将真个系统下载与同一芯片中

17、，实现所谓的片上系统，从而大大缩小了体积，易于管理和屏蔽。与ASIC相比较，CPLD显著的优势是开发周期短、投资风险小、产品上市速度快、市场适应能力强和硬件的升级回旋余地大，而且当产品定性和产量扩大后，可将在生产中达到充分检验的VHDL设计迅速实现ASIC的投资。1.2 Max+Plus开发工具Max+Plus开发工具是美国Altera公司自行设计的一种CAE软件工具。它具有全面的逻辑设计能力，设计者可以自由组合文本、图形和波形输入法，建立起层次化的单器件或多器件设计。利用该工具配备的编辑、编译、仿真、综合、芯片编程等功能，将设计的电路图或电路描述程序变成基本的逻辑单元写入到可编程芯片中（如C

18、PLD、FPGA），做成ASIC芯片。它支持FLEX、MAX与Classic等系列CPLD器件，设计者无须精通器件部的复杂结构 ，只需用自己熟悉的设计输入工具，如高级行为语言、原理图或波形图进行设计输入，它便将这些设计转换成目标结构所要求的格式，从而简化了设计过程。而且Max+Plus提供了丰富的逻辑功能库供设计者使用。设计者利用以上这些库与自己添加的宏功能模块，可大大减轻设计的工作量。使用Max+Plus设计CPLD器件的流程如图1所示。1.3 本章小结一般地，利用EDA技术电子系统设计的最终目标，是完 成专用集成电路ASIC的设计和实现，ASIC作为最终的物理平台，集中容纳了用户通过EDA

19、技术将电子应用系统的既定功能和技术指标实现的硬件实体。一般而言，专用集成电路就是具体专门用途和特定的独立集成电路器件。CPLD的特点是直接面向用户，具有极强的灵活性和通用性，使用方便，硬件测试和实现快捷开发效率高，成本低，上市时间短，技术维护简单，工作可靠性好等。CPLD的应用是EDA技术有机融合软/硬件电子设计技术、SOC和ASIC设计，以与对自动设计与自动实现最典型的诠释。由于CPLD的开发工具、开发流程和使用方法与ASIC有类似之处，因此这类器件通常也被称为可编程专用IC或是可编程ASIC。第2章 频率计的设计原理与设计容 2.1 频率计的技术性能指标1） 能够测量正弦波、三角波、锯齿波

20、、矩形波等周期性信号的频率；2） 能直接用十进制数字显示测得的频率；3） 频率测量围：1HZ10KHZ切量程能自动切换；4） 输入信号幅度围为0.55V，要求一起自动适应；5） 测量时间：T=1.5S；6）用CPLD/FPGA可编程逻辑器件实现；2.2 频率计的设计原理 （1）频率计测量频率的原理频率计测量频率需要设计整形电路使被测周期性信号整形成脉冲，然后设计计数器对整形后的脉冲在单位时间重复变化的次数进行计数，计数器计出的数字经锁存器锁存后送往译码驱动显示电路用数码管将数字显示出来，需要设计控制电路产生允许计数的门闸信号、计数器的清零信号和锁存器的锁存信号使电路正常工作，再设计一个量程自动

21、转换电路使测量围更广。（2）频率计测量频率的原理图频率计测量频率的原理图如下：脉冲形成模 块计数模块译码显示模块控制模 块量程自动切换模块分频模 块锁存信号清零使能被测信号基准信号（3） 测频控制信号发生器的工作时序如下图所示：（4） 电路设计原理框图如下图所示：2.3 频率计测量周期原理（1）频率计测量周期的原理频率计测量周期需要设计整形电路使被测周期性信号整形成脉冲，然后设计计数器对基准信号在被测信号一个周期重复变化的次数进行计数，计数器计出的数字经锁存器锁存后送往译码驱动显示电路用数码管将数字显示出来，需要设计控制电路产生允许计数的使能信号、计数器的清零信号和锁存器的锁存信号使电路正常工

22、作，再设计一个量程自动转换电路使测量围更广。（2） 频率计测量周期的原理图 频率计测量周期的原理土如下：脉冲形成模块计数模块译码模块控制模块分频模块量程切换模块被测信号锁存清零使能基准信号2.4 频率计所需四种器件的VHDL文件与波形仿真2.4.1 带时钟使能十进制计数器(1) 带时钟使能十进制计数器的波形仿真图:(2) 带时钟使能十进制计数器JSH10程序如下：2.4.2 测频控制信号发生（1） 测频控制信号发生器波形仿真图：（2） 测频控制信号发生器ZPKZH程序如下：2.4.3 32位锁存器32位锁存器SCQ32B程序如下：2.4.4 显示译码管LED 7（1）7段显示译码器的波形仿真图

23、如下：（2）7段显示译码器LED 7程序如下：2.5 顶层文件的编写在以上四个器件正确设计的基础上，再按设计原理图的要求将这四种器件共十几块芯片连接起来，形成顶层文件常用的方法是将顶层文件编成电路图的形式，进行综合仿真。这种方法虽然较简单，但缺点是有可能使电路系统工作中出现“毛刺”，从而降低系统的可靠性。因此，在我们的设计中最突出的地方是不用电路图的形式编写顶层文件，而是用文本形式来编写，即用VHDL语言来描述十几块芯片的连接，避免了系统在工作中出现“毛刺”现象，使系统的稳定度和可靠性均得到提高。下面给出文本顶层文件：以上程序经综合仿真后，结果符合设计要求。整个频率计设计完成后，其外引脚图如下

24、图所示原来需要十几块芯片组成的频率计，现在只用一块芯片即可实现。2.6 电路的设计与输入电路设计和输入是指通过某些规的描述方式，将工程师电路构思输入给EDA工具。常用的设计方法有硬件描述语言（HDL）和原理图设计输入方法等。原理图设计输入法在早期应用得比较广泛，他根据设计需求，选用器件、绘制原理图、完成输入过程。这种方法的有点是直观、便于理解、元器件库资源丰富。不过在大型设计中，这种方法的可维护性较差，不利于模块构造和重用。更主要的缺点就是当所选用芯片升级换代后，所有的原理图都要做相应的改动。目前进行大型工程设计时，最常用的设计方法是HDL设计输入法，其中影响最为广泛的HDL语言是VHDL和V

25、erilog HDL。他们的一起特点是利用由顶向下设计，利于模块的划分和复用，可移植性好，通用性好，设计不因芯片的工艺和结构不同而变化，更利于向ASIC的移植。波形输入和状态机输入方法是两种常用的辅助设计输入方法：使用波形输入时，志耘爱绘制出激励波形和输出波形，EDA软件就能自动地根据响应关系进行设计；使用状态机输入法时，设计者只需要画出状态转移图，EDA软件就能生成相应的HDL代*或原理图，使用十分方便。不过需要指出的是，波形输入和状态机输入方法只能在某些特别情况下缓解设计者的工作量，并不适合所有的设计。  2、功能仿真  电路设计完成以后，要用专用的

26、仿真工具对设计进行功能仿真，验证电路功能是否符合设计需求。功能仿真有时也称为前仿真。通过仿真能与时发现设计中的错误，加快设计进度，提高设计的可靠性。  3、综合优化  综合优化（Synthesize）是指将HDL语言、原理图等设计输入翻译成由和、或、非门，RAM，触发器等基本逻辑单元组成的逻辑连接（网表），并根据目标和需求（约束条件）优化所生成的逻辑连接，输出edf和edn等标准格式的网表文件，供FPGA/CPLD厂家的布局布线器进行实现。  4、综合后仿真  综合完成后需要检查综合结果是否和设计一致，做综合后仿真

27、。在仿真时，把综合生成的标准延时文件反标志到综合仿真模型中去，可估计门延时带来的影响。综合后仿真虽然比功能仿真精确一些，不过只能估计门延时，不能估计线延时，仿真结果和布线后的实际情况更有一定的差距，并不十分准确。这种仿真的主要目的在于检查综合器的综合结果是否和设计输入一致。目前主流综合工具日益成熟，对于一般性的设计，如果设计者确信自己标注明确，没有综合歧义发生，则可省略该步骤。不过如果在布局布线后仿真时发现有电路结构和设计意图不符的现象，则常常需要回溯到综合后仿真以确认是否时由于综合歧义造成的问题。  5、实现和布局布线  综合结果的本质是一些由和、或、非门，触发

28、器，RAM等基本逻辑单元组成的逻辑网表，他和芯片的实际的设置情况更有较大的差距。此时应该使用FPGA/CPLD厂商提供的软件工具，根据所选芯片的型号将综合输出的网表适配到具体FPGA/CPLD器件上，这个过程就叫做实现过程。因为只有器件的研发商最了解器件的部结构，所以实现步骤必须选用器件研发商提供的工具。在实现过程中最主要的过程是布局布线（PAR）。所谓布局（Place），就是指将逻辑网表中的硬件原语或底层单元合理地适配到FPGA部的固有硬件结构上，布局的优劣对设计的最终结果（在速度和面积两个方面）影响非常大。所谓布线（Route），是指根据布局的拓扑结构，利用FPGA部的各种连线资源，合理正

29、确连接各个元件的过程。FPGA的结构相对复杂，为了获得更好的实现结果，特别是确保能够满足设计的时序条件，一般采用时序驱动的引擎进行布局布线，所以对于不同的设计输入，特别是不同的时序约束，获得的布局布线结果一般有较大的差异。CPLD结构相对简单得多，其资源有限而且布线资源一般为交叉连接矩阵，故CPLD的布局布线过程相对简单明朗的多，一般称为适配过程。一般情况下，用户能通过设置参数指定布局布线的优化准则，总的来说优化目标主要有两个方面，面积和速度。一般根据设计的主要矛盾，选择面积或速度或是两者平衡等优化目标，不过当两者冲突时，一般满足时序约束需求更重要一些，此时选择速度或时序优化目标更佳。

30、0; 6、时序仿真和验证  将布局布线的延时信息反标注到设计网表中，所进行的仿真就叫时序仿真或布局布线后仿真，也叫后仿真。该仿真的仿真延时文件包含的延时信息最全，不仅包含了门延时，还包含了实际布线延时，所以布局布线后仿真最准确，能够较好的反映芯片的实际工作情况。一般来说，布线后仿真步骤必须进行，通过布局布线后仿真能检查设计时序和FPGA实际运行情况是否一致，确保设计的可靠性和稳定性。  <3个不同阶段的仿真小结>： 功能仿真主要目的在于验证语言设计的电路结构和功能是否和设计意图相符。 综合后仿真主要目的在于验证综合后电路结构是否和设

31、计意图相符，是否存在歧义综合结果。 布局布线后仿真主要目的是验证是否存在时序违规。  7、板级仿真和验证  有些高速设计情况下还需要使用第三方的板级验证工具进行仿真和验证。这些工具通过对设计的IBIS、HSPICE等模型的仿真，能较好地分析高速设计的信号完整性、电磁干扰等电路特性。  8、调试和加载设置  设计研发的最后步骤就是在线调试或将生成的设置文件写入芯片中进行测试。示波器和逻辑分析仪是： （1）电路设计和输入   电路设计和输入是指通过某些规的描述方式，将工程师电路构思输入给EDA工具。常用的设计

32、方法有硬件描述语言（HDL）和原理图设计输入方法等。原理图设计输入法在早期应用得比较广泛，他根据设计需求，选用器件、绘制原理图、完成输入过程。这种方法的有点是直观、便于理解、元器件库资源丰富。不过在大型设计中，这种方法的可维护性较差，不利于模块构造和重用。更主要的缺点就是当所选用芯片升级换代后，所有的原理图都要做相应的改动。目前进行大型工程设计时，最常用的设计方法是HDL设计输入法，其中影响最为广泛的HDL语言是VHDL和Verilog HDL。他们的一起特点是利用由顶向下设计，利于模块的划分和复用，可移植性好，通用性好，设计不因芯片的工艺和结构不同而变化，更利于向ASIC的移植。波形输入和状

33、态机输入方法是两种常用的辅助设计输入方法：使用波形输入时，志耘爱绘制出激励波形和输出波形，EDA软件就能自动地根据响应关系进行设计；使用状态机输入法时，设计者只需要画出状态转移图，EDA软件就能生成相应的HDL代*或原理图，使用十分方便。不过需要指出的是，波形输入和状态机输入方法只能在某些特别情况下缓解设计者的工作量，并不适合所有的设计。  （2）功能仿真   电路设计完成以后，要用专用的仿真工具对设计进行功能仿真，验证电路功能是否符合设计需求。功能仿真有时也称为前仿真。通过仿真能与时发现设计中的错误，加快设计进度，提高设计的可靠性。   （3

34、）综合优化   综合优化（Synthesize）是指将HDL语言、原理图等设计输入翻译成由和、或、非门，RAM，触发器等基本逻辑单元组成的逻辑连接（网表），并根据目标和需求（约束条件）优化所生成的逻辑连接，输出edf和edn等标准格式的网表文件，供FPGA/CPLD厂家的布局布线器进行实现。   （4）综合后仿真   综合完成后需要检查综合结果是否和设计一致，做综合后仿真。在仿真时，把综合生成的标准延时文件反标志到综合仿真模型中去，可估计门延时带来的影响。综合后仿真虽然比功能仿真精确一些，不过只能估计门延时，不能估计线延时，仿真结果和

35、布线后的实际情况更有一定的差距，并不十分准确。这种仿真的主要目的在于检查综合器的综合结果是否和设计输入一致。目前主流综合工具日益成熟，对于一般性的设计，如果设计者确信自己标注明确，没有综合歧义发生，则可省略该步骤。不过如果在布局布线后仿真时发现有电路结构和设计意图不符的现象，则常常需要回溯到综合后仿真以确认是否时由于综合歧义造成的问题。第3章 下载调试3.1 编译和管脚配置（1）编译：程序设计好后进行编译保存。（2）管脚配置：编译好后对其输入输出信号进行管脚配置。 3.2编译下载和测试3.2.1编程下载 在EDA实验箱上按照管脚配置进行连线，然后下载到EDA实验箱上。3.2.2测试3.2.2.1频率测试 把下载到EDA实验箱上的频率计对EDA实验箱上的基准频率进行测试，对照测得的频率和实际频率，看设计的程序是否正确。3.2.2.2周期测试 把下载到EDA实验箱上的频率计对EDA实验箱上的基准频率进行周期测试，计算出其理论周期，对照测得的周期时发现与计算出的周期一致。心得体会经过这几个星期的E