第八讲半导体存储器-ppt课件

1、1第第6 6章章 半导体存储器半导体存储器北京邮电大学 信息与通信工程学院2半导体存储器的结构 3半导体存储器的结构 存储器读写时序读周期（ SRAM HY62256A ）4 写周期（ SRAM HY62256A ）5存储器读写时序6半导体存储器的主要性能指标 存储容量：半导体存储器芯片的存储容量是指存储器可以容纳的二进制信息量 用NM表示，N为存储单元数，M为每个存储单元存储信息的位数。 例6-1 某存储器芯片的地址线为16位，存储字长为8位，则其存储容量为多少？ 解：若某存储器芯片有M位地址总线、N位数据总线其存储容量为N位。该存储器芯片中M为16位，N为8位，

2、则其存储容量为8位=64K8位。7半导体存储器的主要性能指标 存储速度 可以用两个时间参数表示： 存取时间Access TimeTA，定义为从启动一次存储器操作，到完成该操作所经历的时间。 存储周期Memory CycleTMC，定义为启动两次独立的存储器操作之间所需的最小时间间隔。 存储速度取决于内存储器的具体结构及工作机制。8半导体存储器的主要性能指标 可靠性 存储器的可靠性用平均故障间隔时间MTBF，Mean Time Between Failures来衡量，MTBF越长，可靠性越高。 性能/价格比 性能主要包括上述三项指标存储容量、存储速度和可靠性。 对不同用途的存储器有不同的要求 有

3、的存储器要求存储容量大，选择芯片时就以存储容量为主，有的存储器如高速缓冲器，则要求以存储速度为主。9 典型存储器芯片及其接口特性 静态随机存储器SRAM） 典型的静态RAM芯片如HM 61162K8位），62648K8位），6212816K8位和6225632K8位等。1061166116是一种20488位的高速静态CMOS随机存取存储器，其基本特征是：（1高速度存取时间为100ns/120ns/150ns/200ns分别以611610、611612、611615、611620为标志。（2低功耗 运行时为150mW，空载时为100mW。（3与TTL兼容。（4管脚引出与标准的2K8b的芯片例如2

4、716芯片兼容。（5完全静态无需时钟脉冲与定时选通脉冲。11SRAM 6116的引脚的引脚 12SRAM 6116的工作方式 片选信号、写允许信号和输出允许信号的组合控制SRAM 6116芯片的工作方式 13SRAM 6116的内部功能框图 静态RAM的结构2K*816Kbit14SRAM 6264 容量为8K8位 地址线13条，即A12A0； 数据线8条即I/O8I/O115SRAM 6264 6264运行方式WECS1CS2OE方方式式I/OH未未选选中中高高阻阻L未未选选中中高高阻阻HLHH输输出出禁禁止止高高阻阻HLHL读读OUTLLHH写写INLLHL写写IN16SRAM接口特性 静

5、态RAM的引脚：数据线：由RAM的位数决定；地址线：由RAM的单元数决定；控制线：CE：片选，有效时，芯片才工作； WE：读写控制，为0时写，为1时读； OE：输出控制，为0时，允许输出。 和CPU的连接。17SRAM接口特性18动态随机存储器DRAM） 信号存储在电容C上。 行选择信号有效时可以刷新，也可以读出，但读出时必须列选择信号也有效。 破坏性读出 为使Cs上读出后仍能保持原存信息电荷），刷新放大器需要对这些电容进行重写操作，以补充电荷使之保持原信息不变-回写刷新）。 19典型的动态RAM芯片 为了降低芯片的功耗，保证足够的集成度，减少芯片对外封装引脚数目和便于刷新控制，DRAM芯片都

6、设计成位结构形式，即每个存储单元只有一位数据位 一个芯片上含有若干字，如4K1位，8K1位，16K1位， 64K1位或256K1位等。 存储体的这一结构形式是DRAM芯片的结构特点之一。 20DRAMIntel 2164 Intel 2164是64K1位的DRAM芯片，基本特征：（1存取时间为150ns/200ns分别以2164A-15、2164A-20为标志）。（2低功耗，工作时最大为275mW，维持时最大为27.5mW。（3每2ms需刷新一遍，每次刷新512个存储单元，2ms内需有128个刷新周期。21Intel 2164A的引脚 动态RAM 动态RAM的位数都是1位； 动态RAM的地址引

7、脚只是实际地址线的一半。 为保证地址正确读入，有行、列地址控制输入CAS和RAS，控制输入有效时，分别读入一半地址。 2164是64K1位RAM。2222164结构框图结构框图23DRAM接口特性DRAM与CPU相连时，其管脚和CPU三总线相连接的方法与SRAM基本类似，但是必须强调的是：DRAM由于其结构的不同，其与CPU连接时必须考虑三个特殊问题：定时刷新地址信号输入位扩展24DRAM接口设计示例25只读存储器ROM） 与RAM不同，ROM在使用时只能读出，不能随机写入。 ROM有多种分类，目前用的最多的是EPROM 和EEPROM。26典型的EPROM芯片 EPROM芯片常用的有： 27

8、162K8） 27324K8） 27648K8） 2712816K8） 2725632K8） 2751264K8等。27Intel 2732A Intel 2732A是一种4K8b的EPROM 12条地址线A11A0 8条数据线O7O0。 为芯片允许信号，用来选择芯片； 为输出允许信号，用来把输出数据送上数据线，只有当这两条控制线同时有效时，才能从输出端得到读出的数据。 CEOE282732A的工作方式 2732A有6种工作方式 ROM接口特性PROM在与CPU的接口方法与SRAM芯片非常相似， 但是PROM的写操作必须要利用紫外光进行内容的擦除，然后再使用专门的编程器进行写入，因此其写操作不

9、能像SRAM一样随机写入。29NOR Flash 和 NAND FlashNOR FLASH最初由Intel公司于1988年推出，具有EPROM的数据非易失性和可更新性。但其数据的写入和擦除由主机系统内用电信号实现。必须指出的是，与EEPROM 的数据擦除方式不同，NOR FLASH的数据擦除方式只能采用按块擦除的方式块的大小一般为256KB20MB）；且其芯片擦除和更新的控制不是由定时或者状态端的状态来确定，而是根据NOR FLASH内部状态寄存器的状态来控制。NOR FLASH比较适合应用于频繁随机读写的场合，常用于手机等嵌入式系统的程序代码存储器。NAND FLASH结构最初由东芝公司于

10、1989年推出，与前几种ROM不同，其数据和地址采用同一总线进行串行读取，不能随机按字节进行访问。与NOR FLASH相比，其成本相对较低，容量大，适用于纯数据存储和文件存储的场合，我们常用的U盘和数码存储卡大都是采用NAND型闪存。30典型芯片介绍 NOR Flash芯片SST39VF16031 NAND Flash芯片K9F1208UOA32典型芯片介绍接口特性 NOR Flash带有SRAM接口，因此其与系统的连接可以采用如同SRAM存储器一样的方法。其操作主要包含读、写编程、扇区/块擦除和芯片擦除。 NAND Flash其数据的读取采用较为复杂的I/O口来串行地读取，且产品和厂商不同，

11、读取的方法也不相同，因此其与微处理器的接口较为复杂，其本质实际是一个I/O接口33存储器系统的组织 存储器结构确定 微机中的内存往往被分为片内存储器和扩展的片外存储器。构建存储器系统时，应根据微处理器的不同，选择不同的存储器组织结构。根据微处理器的类型不同，其存储器结构也不尽相同，如： 8086/8088CPU 以及MCS-51单片机只使用片外存储器。 部分型号的C8051F单片机在片内集成了一定容量的数据存储器。当系统的容量超出该范围时，则必须通过扩展片外存储器来解决。 S3C2410ARM920T内核虽然理论上支持0232-1的寻址空间，但只有1G的地址空间0X000000000X4000

12、0000用于支持片外存储器的连接，其他空间有一小部分用于I/O端口或部件的寻址。3435外部存储器系统设计 外部存储器系统设计： 首先应该确定整机存储容量，再根据需要确定选用存储芯片的类型和数量 划分RAM、ROM区，画出地址分配图 并根据地址分配图确定译码方法 最后选用合适器件，画出译码电路图。 36存储器系统设计 存储器芯片的选择： 根据存储器的容量和芯片的容量决定需要存储器芯片的数目：T=总容量/单片容量注意：总容量是存储器单元数8如：64KB存储器需要216464K1位）：(64K8) / (64K1)=8片 根据需要选择静态或动态RAM37主存储器设计 存储器地址分配 对于8086C

13、PU存储器地址和外设地址可以分开考虑。但对有些CPU，必须将存储器和外设的地址统一考虑。 8086的低端存储区(00000H003FFH)是用作中断地址表，不能用作一般的程序区。 8086的高端(FFFF0H)是复位后的程序入口，使用时必须要注意。38主存储器设计 存储器芯片和CPU的连接 数据线：CPU的数据总线和存储器的数据线直接连接。当存储器芯片的数据线不足8位时，需要几个芯片并联，使数据线数目和CPU需要的一致。 存储器芯片并联时，地址线、控制线是并联的，但数据线是单独地接到数据总线。 这时的要求是同样的地址能选中并联在一起的几个芯片。39用用Intel 2148 1K4位的位的RAM

14、芯片组成芯片组成1K8位的存储器位的存储器 A9A0D7D4D3D021482148D3D0D3D0A9A0A9A0MWWRWR40主存储器设计 8086 CPU与存储器连接的控制信号主要有：地址锁存信号ALE、选择信号，读/写信号和，准备就绪信号READY等， 存储器控制信号将与CPU上述的一些对应信号线相连。41主存储器设计 存储器的寻址方法地址线的连接 要求：CPU发出一个地址，只能找到一片或一组存储器芯片。 一般在总线上，总是有多组存储器芯片，存储器寻址就是要区分这些存储器芯片。 存储器芯片的地址线一般总是少于CPU的地址线，也就是说，除了直接连接到存储器芯片的地址线外，还有一些没有连

15、接的地址线。这些地址线将通过译码器形成存储器芯片的高位地址。42地址线的连接 根据所选用的半导体存储器芯片地址线的多少，把CPU的地址线分为芯片外指存储器芯片地址和芯片内的地址 片外地址经地址译码器译码后输出，作为存储器芯片的片选信号，用来选中CPU所要访问的存储器芯片。 片内地址线直接接到所要访问的存储器芯片的地址引脚，用来直接选中该芯片中的一个存储单元。 片外地址译码电路实现片选的方法有3种：线选法、全译码法和部分译码法。43主存储器设计 线选法 用一条多余的地址线连接一片存储器芯片，可以直接连接，或通过反相器连接。 用线选法寻址，需要增加的硬件电路最少，甚至不需要增加任何硬件。 但是，线

16、选法所选择的芯片的地址是不连续的，在使用中不方便。此外，线选法会产生不可以使用的地址，地址的利用率受到影响.。44线选法存储器译码电路 45主存储器设计 四片存储器芯片的地址分别是： A15 A14 A13 A12 A11 A0芯片地址 1 1 1 0 0 0 E000H EFFFH1 1 1 1 0 1 0 0 D000H DFFFH1 1 1 0 1 1 0 0 B000H BFFFH1 1 0 1 1 1 0 0 7000H 7FFFH1 146线选法 A19A16可取16种不同的组合，因而，每一片2732都对应着16个不同的地址空间。这样多个存储地址可以选中同一个存储字的情况称为“地址

17、重叠”。47主存储器设计 部分译码： 用多余地址线的一部分加到译码器，用译码器的输出控制存储器芯片的片选端。 各芯片的地址可以保证是连续的。 由于还有一部分地址线没有参加寻址，这些地址线的信号值可以是任意的。结果是使得每个芯片的地址区不是唯一的，也就是存在着地址的重叠区。48部分译码寻址存储器部分译码寻址存储器49主存储器设计设“”取“0”，则四个存储器芯片的地址范围为：#1： 08000H087FFH ；#2：08800H08FFFH ；#3：09000H097FFH ；#4：0A000H0A7FFH。50主存储器设计 全译码 用全部多余的地址线加到译码器，用译码器输出控制存储器芯片的片选端

18、。 由于全部地址线都参加译码，存储器芯片的地址将是唯一的。 一般来说，全译码需要的译码器比较复杂，译码器的输出可能没有全部使用。 适当地连接译码器，可以即达到全译码的效果，译码器也不太复杂。5152主存储器设计 此时，单片27648K8 位，EPROM在高位地址A19A13=1110000时被选中，因此其拥有唯一地址范围为0E0000H0E1FFFH。 53主存储器设计CPU总线的负载能力在微型机系统中，CPU通过总线与存储器芯片连接，而CPU的总线驱动能力有限。一般输出线的直流负载能力为带一个TTL负载，但存储器芯片多为MOS电路，直流负载很小，主要负载为电容负载。因此在小型系统中，CPU可直接与存储器芯片连接，然而在与大容量的存储器连接时，还是应考虑总线的驱动问题。CPU时序与存储器芯片存取速度的配合问题在考虑存储器与CPU连接时，必须考虑存储器芯片的工作速度是否能与CPU的读/写时序相匹配问题，应从存储器芯片工作时序和CPU时序两个方面来考虑。54高速缓存高速缓存Cache)Cache)1为什么需要高速缓存？为什么需要高速缓存？CPU工作速度与内存工作速度不匹配工作速度与内存工作速度不匹配解决方法：解决方法：CPU插入等待周期插入等待周期降低了运行速度；降低了运行速度；采用高速采用高速RAM成本太高；成本太