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文档简介

1、LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY if_case IS PORT( a, b, c, d : IN Std_Logic;sel : IN Std_Logic_Vector(1 downto 0); y, z : OUT Std_Logic);END if_case;ARCHITECTURE logic OF if_case ISBEGINif_label: PROCESS(a, b, c, d, sel)BEGINIF sel=00 THEN y = a;ELSIF sel=01 THEN y = b;ELSIF sel=10 TH

2、EN y = c;ELSE y z z z z z = 0;END CASE;END PROCESS case_label;END logic;都列入敏感表中都列入敏感表中aoeyARCHITECTURE reg1 OF reg1 ISSIGNAL a, b : BIT;BEGINPROCESS (clk)BEGINIF clkevent and clk=1 THENa = d;b = a;q = b;END IF;END PROCESS;END reg1;ENTITY reg1 IS PORT ( d, clk : in BIT; q : out BIT);END reg1;ARCHITEC

3、TURE reg1 OF reg1 ISSIGNAL a, b : BIT;BEGINPROCESS (clk)BEGINIF clkevent and clk=1 THENa = d;b = a;END IF;END PROCESS;q = b;END reg1;ENTITY reg1 IS PORT ( d, clk : in BIT; q : out BIT);END reg1;ARCHITECTURE reg1 OF reg1 ISBEGINPROCESS (clk)VARIABLE a, b : BIT;BEGINIF clkevent and clk=1 THENa := d;b := a;q = b;END IF;END PROCESS;END reg1;l变量在IF语句中被赋值，以用来表示随时钟的变化，不会产生触发器l变量只代表临时存储，不反映实际硬件l变量可用在表示一数据立即变化的表达式中，然后

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