第二课_可编程逻辑基础与Verilog基础

1、 课程大纲授课内容 课时 上课时间 SOPC 概述及开发流程、工具平台 311.26可编程逻辑基础与 Verilog 基础 3SOPC 硬件系统开发 312.3 SOPC 软件系统开发 3Avalon 接口规范 312.10 HAL 驱动开发与操作系统移植 3系统配置与编程 312.17实验 1FPGA 开发、 Nios 配置与应用程序开发 3实验 2 操作系统移植 312.24闭卷考试 1周六下午、晚上,共 10次课,第 10次闭卷考试 课程目标了解逻辑设计历史以及可编程逻辑的发展 分析构成可编程逻辑的基本技术学习并对比现代 CPLD 和 FPGA 的基本体系结构 理解 HDL 设计方法学学

2、习 Verilog  HDL 基本概念掌握基于 Verilog  HDL 的系统建模理解设计软件怎样在 FPGA 硬件中实现设计 课程大纲可编程逻辑器件基础 可编程逻辑器件概述 什么是 CPLD 什么是 FPGA 设计方法和软件 Verilog  HDL 基础 HDL 设计方法学简介 Verilog  HDL 建模概述 Verilog  HDL 基本语法 结构建模 数据流建模 行为建模 可综合性 可编程逻辑器件基础 可编程逻辑器件概述 为什么要用可编程逻辑? 可编程逻辑无处不在!消费类 汽车 测试测量和医疗通信广播 军事和工业 计算机和存储消费

3、类 宽带 音频 /视频 视频显示汽车 导航 娱乐 仪表医疗测试设备制造无线保密通信雷达制导和控制航拍联网交换机路由器固网光城域网接入军事蜂窝基站卫星WLAN安全和能源管理读卡器控制系统ATM计算机 服务器 大型机 存储RAID SAN NAS 办公自动化 复印机 打印机 MFP 数字逻辑设计的历史 开始时 TTL 逻辑设计分立的芯片实现基本逻辑功能 NAND 、 OR 、复用器、触发器等 著名的 TI  7400系列通常由成本可可用的器件来决定设计选择 采用 TTL逻辑进行数字设计真值表卡诺图 ABCD 逻辑表达式 最终逻辑实现 乘积和采用 TTL 逻辑进行数字设计 从 TTL 到可

4、编程逻辑逻辑实现的一般特性 乘积和(AND OR 门:组合逻辑 存储结果(寄存输出 连在一起结果 会怎样 逻辑功能固定不变(象 TTL ,但是组合到一个器件中? 走线(布线连接在一定程度上可以进行控制(编程? 可编程阵列逻辑(PAL 可编程逻辑最简单的实现逻辑门和寄存器固定可编程乘积和阵列以及输出控制 可编程逻辑的优点需要的器件数量减少占用更少的电路板空间低成本节省功耗测试和调试简单设计安全性(防止逆向剖析 设计灵活性自动化工具简化、合并了设计流程 在系统重新编程在线可重配置 PAL 编程技术阵列交叉上的浮栅晶体管在加上编程电压后,不 会导通EPROM EEPROM 可编程逻辑器件基础 什么是

5、 CPLD 从 PAL 到可编程逻辑器件(PLD 在单个器件中排列多个 PAL 阵列 8101214可编程宏单元可变乘积项分配 基本可编程宏单元输出选择乘积项阵列输入 /反馈选择 真组合 反相组合 真寄存 反相寄存 基本可编程宏单元在一个器件中,采用可编程互联和 I/O,连接多个 PLD(逻辑模块 普通 CPLD 逻辑模块的特性一般是指逻辑阵列模块(LAB 含有多个宏单元(通常是 420个 本地可编程互联,类似 PLD宏单元中的扩展乘积项逻辑提供可控乘积项分配和扩展,代价是额外的时延 其它体系结构特性可编程互联阵列(PI 或者 PIA 和 PAL 可编程阵列相似 全局布线连接器件中的任何信号和

6、任何目的位置 采用 EPROM 、 EEPROM 或者闪存技术进行编程 I/O控制模块 由 PI 将其和逻辑分离 I/O专用逻辑提供控制以及更多的功能 三态缓冲控制实现任意 I/O引脚的输入、输出或者双 向功能采用 JTAG 进行在系统编程(ISP 简单的 4线或者 5线接口移位数据,通过电路板上的一个或者多个器件 (JTAG 链用于器件自测试,或者 ISPPLD 硬件生成 EEPROM 编程电压,由 JTAG 接口进行控制 通用 CPLD 的优点丰富的逻辑和高级可配置 I/O可编程布线瞬时接通低成本非易失配置可重新编程Alter  CPLD MAX  II  和

7、 IIZ 器件 MAX  3000系列 MAX  7000系列Xilinx  CPLD XC95xx 可编程逻辑器件基础 什么是FPGA? 从 CPLD 到 FPGA高密度 CPLD 需要额外的全局布线,不够灵活 LAB本身重新排列到一个阵列中 现场可编程门阵列(FPGA LAB 排列在阵列中行列可编程互联互联可以跨过所有或者部分阵列 CPLD  LAB  和 FPGA  LAB  对比FPGA  LAB 由逻辑单元(LE 构成,而不是乘积 项和宏单元通过 LE级联很容易建立复杂功能 查找表(LUT 替代乘积项阵列

8、可编程“表”建立的组合函数(级联复用器 LUT输入是复用器选择线 可编程寄存器配置为 D 、 T 、 JK 或者 SR 触发器工作 一般由全局时钟来驱动时钟通过其他逻辑或者 I/O进行异步控制 反馈回 LUT旁路寄存器或者 LUT 进位和寄存器链LE 之间的进位比特链寄存器输出可以链接至 LAB 中的其他 LE 寄存器, 形成和 LUT无关的移位寄存器 寄存器封装LUT 和寄存器输出分开,形成一个 LE 的两路输出 节省了器件资源 详解 LAB 和LE 自适应逻辑模块(ALM 基于 LE ,但是包括专用资源和自适应 LUT (ALUT 提高了性能和资源利用率 FPGA 布线所有器件资源都可以和

9、器件中的任何布线连接 针对时序调整不一致的固定长度随着密度增加而线性增长本地互联 LE 之间的连接,或者 LAB 中的 ALM 之间的连接 可以包括邻近 LAB 的直接连接行列互联 固定长度布线段 跨过多个 LAB 或者整个器件 FPGA I/O单元高级可编程模块直接连接至行或者列互联 控制 I/O特性 输入 /输出 /双向 多种 I/O标准 差分信号 电流驱动能力 摆率 片内匹配 /上拉电阻 PCI 总线使用的钳位二极管 开漏 /三态 etc 典型的 I/O单元逻辑 输入通道输出通道输出使能控制 FPGA 时钟特殊结构控制并向器件中的同步逻辑扇出时钟 专用输入时钟引脚 锁相环(PLL 延迟锁

10、相环(DLL 控制 DQS 延迟,使用与外部存储器接口 时钟控制模块选择时钟,送入时钟布线网络上电 /断电时使能 /禁止时钟 时钟布线网络特殊布线通道保留给 PLL 或者时钟控制模块驱动的 时钟全局时钟网络送入整个器件局部或者分层网络送入某些器件区域,例如,器 件块等 FPGA  PLL基于输入时钟,产生时钟的可编程模块(时钟域用于整个器件中,具有最小的斜移 FPGA  编程部分采用一次性编程(Actel 和 Quicklogic 大部分 FPGA 使用 SRAM 单元技术对互联和 LUT 功 能进行编程易失!必须再上电时进行编程! FPGA  编程FPGA 编程

11、信息必须存储在某一位置,以便在上电 时对器件编程使用外部 EEPROM 、 CPLD 或者 CPU 来编程 两种编程方法 主动:上电时 FPGA 自动控制编程顺序 被动:智能主机(一般是 CPU 控制编程 还可以通过 JTAG 连接进行编程 FPGA  的优点高密度,可实现很多复杂逻辑功能 高性能低成本多种功能的集成支持多种 I/O标准和特性快速编程部分具有系统内在编程能力 可重配置 Alter  FPGA Cyclone 、 Arria 、 Stratix 系列器件 Xilinx  FPGA VertexFPGA  相对 ASIC 的缺点速度慢功耗高配

12、置时间长但是相对 ASIC ,能显著降低风险和成本,且开发周期短! MAX  II 器件:独特的 CPLD配置性很强、基于 LUT 的 LE 像 FPGALAB 排列在网格阵列中 像 FPGA行列互联 像 FPGA多功能 I/O 像 FPGA基于 SRAM 单元的编程 像 FPGA但是采用板上闪存 ROM (非易失来存储配置数据 不需要外部皮遏制器件顺时接通体系结构像 FPGA ,具有 CPLD 的特性 !CPLD 和 FPGA 硬件对比每类器件中的典型硬件对比项 CPLD FPGA基本逻辑组成 LAB 由宏单元组成 LAB 由 LE 或者 ALM 组成 建立逻辑功能 乘积项(乘积和

13、 LUT 或者 ALUT逻辑布局 LAB 围绕全局互联 LAB 排列在网格阵列中 互联 LAB 本地或全局 PI LAB 本地和行 /列 分段 /整个芯片板上存储器 N/A存储器模块,可使用互 联板上 DSP N/A专用乘法器 /加法器 /累 加器,可使用互联 编程技术 EPROM 、 EEPROM 或者闪存SRAMCPLD 和 FPGA 特性对比相比其他器件,为什么使用某一类器件 对比项 CPLD FPGA 性能 低端到高端 高端、高速用户逻辑 足以用于小型和中等设 计 数千个 LE ,可建立大型 复杂设计I/O可编程:支持多种 I/O标准 可编程:支持多种 I/O标准和其他特性高速通信 N/A某些器件为很多协议提 供收发器支持功耗 低 从低到高,取决于所使 用的功能和优化措施 ASIC 移植 N/A直接移植,功能匹配, 性能提高编程 非易失顺时接通:不需 要外部器件 易失:每次上电时需要 进行编程 可编程逻辑器件基础 设计方法和软件 典型可编程逻辑设计流程 典型可编程逻辑设计流程 Quartus II 设计软件全集成开发工具 多种设计输入方法 逻辑综合 布局布线 仿真(Mod