实验44验证性实验

1、实验44验证性实验一一触发器功能测试及其应用一.实验目的1. 验证基本 RS、JK、D、T和T'器的逻辑功能及使用方法；2. 能进行触发器之间的相互转换；3学习触发器的一些应用。二实验原理电路结构触发图形符号图44-1基本RS触发器触发器具有两个能够自行保持的稳定状态，用以表示逻辑状态I”和“ 0”，在触发信号的作用下，可以从一个稳态翻转到另一个稳态，输入信号消失后，能够将获得的新状态记忆下来。触发器是构成各种时序电路的最基本逻辑单元。1.基本RS触发器图44-1所示是由两个与非门构成的基本RS触发器，它是由低电平直接触发的触发器。基本RS触发器具有置“ 0”、置“ 1”和“保持” 3

2、种功能。表44-1为基本RS触发器的功能表，使用时需要避开不定态。也可以用两个或非门组成基本 有效。触发器Q=0称为“ 0”态，Q=1称为“ 1”态。RS触发器，此时高电平触发2. JK触发器JK触发器是功能完善、使用灵活和通用性较强的一种触发器，其最重要的特性之一就是不存在不定态。本实验采用74LS112双JK触发器，是下降沿触发的边沿触发器。及逻辑符号如图44-2所示。输入输出"S一RQn+1Qn+10110100111QnQn0000表44-1基本RS触发器功能表引脚功能16 15 -141110 1 9 1Vcc 1Rd2Rd2CP 2K74LS112CP 1K 111Sd1

3、Q2J 2Sd2QIQ 2Q GND斗一-2-4TJT-6-(a)引脚排列图图44-2 74LS112双JK触发器引脚排列及逻辑符号(b)逻辑符号图JK触发器的状态方程为Qn+1=Qn<KQnJ和K是数据输入端，是触发器状态更 新的依据，若J、K有两个或两个以上输入 端时，组成“与”的关系。74LS112双JK触发器功能如表44-2所示。其中：X任意态；J高电平到低电平跳变;输入输出SdRdcpJKQn+1Qn+101XXX1010XXX0100XXX001100QnQn11101011V010111J11PnQn11XXQnQn :表44-274LS112双JK触发器功能表f低电平到高

4、电平跳变；QnQn)现态；Q 1( Q 1)次态；川一不定态。JK触发器常被用作缓冲存储器、移位寄存器和计 数器。3. D触发器在输入信号为单端的情况下一般使用 D触发器，其状态方程为 Qn+1=Dn。在CP脉冲的边沿时触发，亦是边沿触发器，触发器的状态只取决于时钟到来时D端的状态。D触发器的应用很广，可用作数字信号的寄存、移位寄存、分频和波形发生等。图44-3所示为74LS74 双D触发器的引脚排列及逻辑符号。其功能如表44-3所示。4 触发器之间的相互转换某一种触发器可以通过一定的转换 方法获得具有其它功能的触发器。例如， 将JK触发器的J、K端连在一起，称为 T端，就成为T触发器，如图4

5、4-4(a)所 示，功能如表44-4所示。状态方程为：n+1nnQ =T Q + TQM1CP 1Sd 1Q 1Q gndl3j l2 l5 l6 l71.IT3 113 12 119 l8. - Vcc 2RD 2D 2CP 2S)2Q 2Q )74LS74(a)引脚排列(b)逻辑符号图44-3 74LS74双D触发器引脚排列及逻辑符号由功能表可见，当 T=0时，时钟脉冲不会改变触发器的状态；当 T=1时，每个时钟脉 冲均令触发器状态翻转。所以，若将T触发器的T端置“1 ”，如图44-4(b)所示，即得T '触发器。在T'触发器的CP端每来一个CP脉冲信号，触发器的状态就翻转

6、一次，此种触发器可用于计数脉冲个数的电路中。同样，若将触发器，如图44-5所示。JK触发器也可转换为D触发器"Q端与D端相连，便转换成 T'D触发器，如图44-6所示。输入输出SdRdCPDQn+1Qn+101XX1010XX0100XX00111101100i11JXQnQn表44-374LS74双D触发器功能表C1QLKCP(a)T触发器(b)T'触发器图44-4 JK触发器转换为T、T'触发器图44-5 D触发器转换为T'触发器输入输出"SdRdCPT亠n+1Q01XX110XX011r0Qn冷QnV DD Q2 Q2 CP? R2 D

7、2 S2 )CD4013Qi Q CP Ri Di Si V ss4T L4J5 r t表44-4 T触发器功能表图44-7双上升沿D触发器引脚排列CP图44-6 JK触发器转换为D触发器屈 R5 场 13 G3屁 V DD Q2 Q CP2 R2 K2 J2 S2CD4027Qi I Fl CP1F1 K i Ji Si /ss图44-8双上升沿JK触发器5. CMOS触发器(1) CMOS边沿型D触发器。CD4013是由CMOS传输门构成的边沿型 D触发器。它是 上升沿触发的双 D触发器，表44-5所示为其功能表，图 44-7所示为引脚排列。(2) CMOS边沿型JK触发器CD4027是由

8、CMOS传输门构成的边沿型 JK触发器。它是上升沿触发的双 JK触发器,表44-6所示为其功能表，图 44-8所示为引脚排列。CMOS触发器的直接置位、复位输入端1(或置0)。直接置位S端、复位RS和R是高电平有效，当 S=1(或R=1)时触发器直接接置端应遵守RS=0的约束条件,CMOS触发器在工作时,R必须均置0。三.实验设备与器件1. +5V直流电源2双踪示波器3连续脉冲源4. 单次脉冲源5逻辑电平开关6逻辑电平显示器输入输出SRCPDQn+110XX101XX011XX00011000000hrXQn表44-5 CD4013功能表输入输出SRCPJKQn+110XXX101XXX011

9、XXX0000Qn00101000100011Qn000XXQn表44-6 CD4027功能表7. 74LS112（或 CD4027）、74LS00（或 CD4011）（见实验 38/37）、74LS74（或 CD4013）四实验预习1复习触发器的工作原理，熟记触的逻辑功能，并预先画出记录表格；2.分析图44-9所示电路的工作过程，CP、CPa和CPb的波形，以便实验时与 器显示的波形对照；3电路仿真(1)测试基本RS触发器的逻辑功能，电路如图44-10所示。输入端"R、一S由 开关R、S表示，输出端Q、"Q由指示 Q1表示。测试双JK触发器74LS112逻辑功图44-9双

10、相时钟脉冲电路CPaCPb图44-10 基本RS触发器仿真电路仿真逻辑器Q。、台匕冃匕仿真电路如图44-11所示。 测试d、一Sd的复位、置位功能； 测试JK触发器的逻辑功能：触发器 "Rd、一Sd、J、K端分别由逻辑开关 R、S、J、K控制输入，脉冲输入端 CP由开关CLK输入，其快捷键为空格键。触发器输出Q、9由指示器Qo、Qi表示。图44-12 T触发器逻辑功能仿真电路图44-11 JK触发器逻辑功能仿真电路 将JK触发器的J、K端连在一起，构成T触发器。仿真电路如图 44-12所示。函数信号发生器产生脉冲信号输入CP ( CLK )端，观察触发器输出端Q。、Q1,并用示波器由

11、函数发生器产生脉冲信号输入CP( CLK )端，观察触发器输出端 Q。、Q1，并用示波器观察比较输入、输出波形。(3) 测试双D触发器74LS74逻辑功能。 测试RD、-Sd的复位、置位功能，仿真电路如图44-13所示。 测试D触发器的逻辑功能：触发器 Hd、_Sd端由开关R、S输入，触发器D端由开。、关D输入，脉冲输入 CP端由开关CLK输入，输出由指示器 Qo、Q1表示。44-14所示。由 将D触发器的Q端与D端相连接，构成 T'触发器，仿真电路如图观察比较输入、输出波形。五.实验内容与步骤图44-13 D触发器逻辑功能仿真电路图44-14 T'触发器逻辑功能仿真电路VCC

12、的逻辑功能VCC1 .验证基本RS触发器图44-15 双相时钟脉冲由路仿直由路按表44-7J、K端接-R飞QQ1tO131,tO1100表44-7数据记录表J KCPQn=0Qn=100n1tO01n1tO10n1tO11n1tO表44-8数据记录表DCPJ+1QQn=0Qn=101T011T0 表44-9数据记录表用两个与非门组成基本 RS触发器，如图44-1所示，输入端 -R、一S接逻辑开关，输出端Q、g接逻辑电平显示器, 所示要求测试并做记录。2. 测试双JK触发器74LS112逻辑功能测试Rd、飞。的复位、置位功能取74LS112中的一只JK触发器，把"Rd、一Sd、逻辑开关

13、，CP端接单次脉冲源，Q、Q端接至逻辑电平显 示器。首先令 Rd=0( Sd=1)和Sd=0( Rd=1)，记录此时的输 出状态，然后保持复位端某一状态不变，任意改变J、K及CP的数据，观察 Q、"Q的状态。自拟表格记录。(2) 测试JK触发器的逻辑功能参照表44-8，改变J、K、CP端的数据，观察 Q、"Q 状态的变化是否发生在 CP脉冲的下降沿(即CP由1 t0), 并把Q、P的状态记录下来。(3) 测量T'触发器的逻辑功能。读者自行将JK触发器接成T '触发器。把1HZ的连续脉冲从 CP端输入，记录Q端的变化。再把1kHz的连续脉冲从 CP端输 入，用双踪示波器观察 CP、Q、-Q端波形，注意相位关系并描绘出来。3. 测试双D触发器74LS74逻辑功能(1) 测试"RdSd的复位、置位功能测试方法参照JK触发器的实验内容，自拟表格记录。(2) 测试D触发器的逻辑功能参照表44-9进行测试，观察触发器状态的变化是