8译码器的设计试验报告

1、1/ 4EDA 实验报告书姓名 XXX 学号 xxxxxxx实验时间课题名称3-8 译码器的设计实验目的1、 通过一个简单的 3- 8 译码器的设计，让学生掌握组合逻辑电路的设计方法。2、 初步掌握 VHDL 语言的常用语句。3、 掌握 VHDL 语言的基本语句及文本输入的 EDA 设计方法。设计 个 3 8 译码器使其满足如卜真值表：3-8 译码器真值表选通输入二进制 输入译码输出SO；S1IABICY0Y1Y2Y3IY4Y5Y6IY7X1XXXX11111111X :X1XX:X11111111设01XIXXXIX1111I111I110000001111111计1000011011111

2、1110I001I01101I111I1要1000111110111110010011110111求100101111110111100I1101111I1101100111111111101.采用原理图输入法利用门电路进行设计并实现仿真、下载。2.利用 VHDL 语言输入进行设计并进行仿真。2/ 4设 1 根据 74138 的功能，当 S0=1, S 仁 0, S2=0 时译码器处于工作状态。否则 译码器被禁止，所有输出端被封锁在高电平。由真值表画出卡诺图，再写出对计、 一应表达式，再画出电路。思 2、使用 VHDL 语言时，应注意头文件以及各种输入的格式，使用IF 语句,路 CASE 语句

3、设计电路，最后再用 END 语句结束程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SA ISPORT(D:IN STD_LOGIC_VECTOR(2 DOWNTO 0); S0,S1,S2:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END ;ARCHITECTURE XIANI OF SA ISBEGINPROCESS(D,S0,S1,S2)BEGINIF (S0=0)THEN Y=11111111;ELSIF(S0=1

4、 AND S1=0 AND S2=0)THENIF (D(2)=0 AND D(1)=0 AND D(0)=0)THEN Y=01111111;ELSIF (D(2)=0 AND D(1)=0 AND D(0)=1)THEN Y=10111111;ELSIF (D(2)=0 AND D(1)=1 AND D(0)=0)THEN Y=11011111;ELSIF (D(2)=0 AND D(1)=1 AND D(0)=1)THEN Y=11101111;ELSIF (D(2)=1 AND D(1)=0 AND D(0)=0)THEN Y=11110111;ELSIF (D(2)=1 AND D(

5、1)=0 AND D(0)=1)THEN Y=11111011;ELSIF (D(2)=1 AND D(1)=1 AND D(0)=0)THEN Y=11111101;ELSIF (D(2)=1 AND D(1)=1 AND D(0)=1)THEN YA 3S13冷 i aN3!.ZZZZZZZZ.=A 3S13电H屮咖眄山旧k刪E叫X出二屮吨野235 IMtuj百啊EbEl邮3吨g磚Eie町sSMCI/WQs咋些HL写皿江宀呦石陶口砂弓iuELuUi列9 EU ELUOE】呵匸0UQ%K*05哪5叫15毗5H&5同*J05*15乱IQ号W5KMSM)S-JZA-TAEAuDAfflMSXIJ|FAF|9Q4/ 4比较此实验中两种输入法哪种要好一些，好在哪里？答：使用与非门设计电路对应延时比使用程序对应延时时间短，原因是程序的每步执行都需要一定的时间， 其