数字电路与逻辑设计(4月教案)

1、7 中规模通用集成电路及其应用教学内容:本节内容是针对上节组合逻辑电路分析的推广,主要介绍采用中、大规模集成电 路组成数字系统的方法以及应用。包括使用最广泛的中规模组合逻辑集成电路有 二进制并行加法器、译码器、编码器、多路选择器和多路分配器等。教学重点 :加法器和译码器的功能,设计应用的方法和技巧。教学难点 :并行和串行集成电路的设计思想。教学方法 :课堂教学为主,辅以恰当的实验。紧密结合前面所学的基础内容,用丰富详尽的 例题,让学生充分理解集成芯片设计方法,并通过课堂练习掌握学生学习情况。 课后配套实验,让学生透彻理解课堂所学。教学内容 :(1熟悉常用中规模通用集成电路的逻辑符号、基本逻辑功

2、能、外部特性和使用方法。 (2 常用中规模通用集成电路作为基本部件,恰当地、灵活地、充分地利用它们完成各种逻辑电路的设计,有 效地实现各种逻辑功能。教学重点 :二进制并行加法器和译码器。教学难点 :二进制并行加法器和译码器功能、结构、外部特性及应用。教学方法 :课堂教学为主,通过提问和练习掌握 中规模通用集成电路 功能和应用。采用中、大规模集成电路组成数字系统具有体积小、功耗低、可靠性高等优点,且易于设计、调 试和维护。使用最广泛的中规模组合逻辑集成电路有: 二进制并行加法器 译码器 编码器 多路选择器 多路分配器等二进制并行加法器 :是一种能并行产生两个二进制数算术和的组合逻辑部件 .按其进

3、位方式的不同,可分为 串行进位二进制并行加法器 和 超前进位二进制并行加法器 两种类型。 1. 串行进位二进制并行加法器:由全加器级联构成,高位的进位依赖于低位的进位。典型芯片有四位二进 制并行加法器 T692。四位二进制并行加法器 T692的结构框图如图 7.1所示。 图 7.1 T692的结构框图串行进位二进制并行加法器的特点是 :被加数和加数的各位能同时并行到达各位的输入端,而各位全加器的 进位输入则是按照由低位向高位逐级串行传递的,各进位形成一个进位链。由于每一位相加的和都与本位进位 输入有关,所以,最高位必须等到各低位全部相加完成并送来进位信号之后才能产生运算结果。显然,这种加 法器

4、运算速度较慢,而且位数越多,速度就越低。为了提高加法器的运算速度,必须设法减小或去除由于进位信号逐级传送所花的时间,使各位的进位直接由 加数和被加数来决定, 而不需依赖低位进位。 根据这一思想设计的加法器称为超前进位 (又称先行进位 二进制并 行加法器。2.超前进位二进制并行加法器:由逻辑电路根据输入信号同时形成各位向高位的进位,又称为先行进位二 进制并行加法器或者并行进位二进制并行加法器。典型芯片有四位二进制并行加法器 74LS283。四位二进制并行加法器 74LS283构成思想如下 :第 i 位全加器的进位输出函数表达式为Ci = Ai B i +(Ai +Bi C i-1令 Ai +Bi

5、 P i (进位传递函数A i B i G i (进位产生函数则有 Ci =Pi C i-1+Gi于是,当 i=1、 2、 3、 4时,可得到 4位并行加法器各位的进位输出函数表达式为C1=P1C 0+G1C 2=P2C 1+G2=P2P 1C 0+P2G 1+G2C 3=P3C 2+G3=P3P 2P 1C 0+P3P 2G 1+P3G 2+G3C 4=P4C 3+G4=P4P 3P 2P 1C 0+P4P 3P 2G 1+P4P 3G 2+P4G 3+G4由于 C 1C 4是 Pi 、 Gi 和 C 0的函数,而 Pi 、 Gi 又是 Ai、 Bi 的函数,所以,在输入 Ai 、 Bi 和

6、 C 0之后,可以 同时产生 C 1C 4。 通常将根据 Pi 、 Gi 和 C0形成 C 1C 4的逻辑电路称为先行进位发生器。 采用先行进位发生器 的并行加法器称为超前进位二进制并行加法器。1. 外部特性74LS283、 4008芯片的管脚排列图如图 7.2(a所示。图中,图 7.2 74LS283, 4008的管脚排列图和逻辑符号A4、 A 3、 A 2、 A 1 - 二进制被加数;B4、 B 3、 B 2、 B 1 - 二进制加数;F4、 F 3、 F 2、 F 1 - 相加产生的和数;C0 - 来自低位的进位输入; FC 4 - 向高位的进位 输出。四位二进制并行加法器逻辑符号如图

7、7.2所示。二进制并行加法器除实现二进制加法运算外,还可实现代码转换、二进制减法运算、二进制乘法运算、十 进制加法运算等功能。下面举例说明。例 1用 4位二进制并行加法器设计一个将 8421码转换成余 3码的代码转换电路。例 2用 4位二进制并行加法器设计一个 4位二进制并行加法 /减法器。例 3用一个 4位二进制并行加法器和六个与门设计一个乘法器,实现 AB,其中 A=a3a 2a 1,B= b2b 1.例 4用 4位二进制并行加法器设计一个用余 3码表示的 1位十进制数加法器。译码器 (Decoder和 编码器 (Encoder是数字系统中广泛使用的多输入多输出组合逻辑部 件。一 . 译码

8、器译码器的功能是对具有特定含义的输入代码进行 翻译 ,将其转换成相应的输出信号。译码器的种类很多,常见的有 二进制译码器、二 -十进制译码器和数字显示译码器 。(1 定义二进制译码器 :能将 n 个输入变量变换成 2n 个输出函数, 且输出函数与输入变量构成的最小项具有对应关系 的一种多输出组合逻辑电路。(2 特点 二进制译码器一般具有 n 个输入端、 2n 个输出端和一个 (或多个 使能输入端。 在使能输入端为有效电平时,对应每一组输入代码,仅一个输出端为有效电平,其余输出端为无效 电平 (与有效电平相反 。 有效电平可以是高电平 (称为高电平译码 ,也可以是低电平 (称为低电平译码 。(3

9、 典型芯片常见的 MSI 二进制译码器有 2-4线 (2输入 4输出 译码器、 3-8线 (3输入 8输出 译码器和 4-16线 (4输入16输出 译码器等。书 P231所示分别是 74LS138型 3-8线译码器的管脚排列图和逻辑符号 。2 .二 -十进制译码器二 -十进制译码器的功能 :将 4位 BCD 码的 10组代码翻译成 10个十进制数字符号对应的输出信号。例如,常用芯片 T331是一个将 8421码转换成十进制数字的译码器,其输入 A 3A 0为 8421码,输出 Y 0Y 9分别代表十进制数字 09。 该译码器的输出为低电平有效。 其次, 对于 8421码中不允许出现的 6个非法

10、码 (1010 1111 ,译码器输出端 Y 0Y 9均无低电平信号产生,即译码器对这 6个非法码拒绝翻译。这种译码器的优点是当 输入端出现非法码时,电路不会产生错误译码。(该译码器的逻辑电路图和真值表见教材中有关部分3. 数字显示译码器数字显示译码器是不同于上述译码器的另一种译码器。 在数字系统中, 通常需要将数字量直观地显示出来, 一方面供人们直接读取处理结果,另一方面用以监视数字系统工作情况。 因此,数字显示电路是许多数字设备 不可缺少的部分。数字显示译码器是驱动显示器件 (如荧光数码管、液晶数码管等 的核心部件,它可以将输入代码转换成相 应数字,并在数码管上显示出来。常用的数码管由七段

11、或八段构成字形, 与其相对应的有七段数字显示译码器和八段数字显示译码器。 例如, 中规模集成电路 74LS47,是一种常用的七段显示译码器,该电路的输出为低电平有效,即输出为 0时,对应字 段点亮; 输出为 1时对应字段熄灭。 该译码器能够驱动七段显示器显示 015共 16个数字的字形。 输入 A 3、 A 2、 A 1和 A 0接收 4位二进制码,输出 Q a 、 Q b 、 Q c 、 Q d 、 Q e 、 Q f 和 Q g 分别驱动七段显示器的 a 、 b 、 c 、 d 、 e 、 f 和 g 段。 (74LS47逻辑图和真值表可参见教材中有关部分。七段译码显示原理图如图 7.8(

12、a所示,图 7.8(b给出了七段显示笔画与 015共 16个数字的对应关系。图 7.8 七段译码显示原理及笔画与数字关系译码器在数字系统中的应用非常广泛,它的典型用途是实现存储器的地址译码、控制器中的指令译码、代码 翻译、显示译码等。除此之外,还可用译码器实现各种组合逻辑功能。下面 举例说明在逻辑设计中的应用。 例 1用 3-8线译码器 T4138和适当的与非门实现全减器的功能。例 2用译码器和与非门实现逻辑函数F(A,B,C,D= m (2,4,6,8,10,12,14二 .编码器编码器的功能恰好与译码器相反,它是对输入信号按一定规律进行编排,使每组输出代码具有其特定的含 义。编码器按照被编

13、信号的不同特点和要求, 有各种不同的类型, 最常见的有 二 -十进制编码器 (又称十进制 -BCD 码编码器 和 优先编码器。1. 二 -十进制编码器(1 功能 :将十进制数字 09分别编码成 4位 BCD 码。(2 结构框图这种编码器由 10个输入端代表 10个不同数字, 4个输出端代表相应 BCD 代码。结构框图如图 7.11所示。 图 7.11 编码器结构框图注意 :二 -十进制编码器的输入信号是互斥的,即任何时候只允许一个输入端为有效信号。最常见的有 8421码编码器,例如,按键式 8421码编码器(详见教材中有关内容 。2. 优先编码器(1功能 :识别输入信号的优先级别,选中优先级别

14、最高的一个进行编码 , 实现优先权管理。优先编码器是数字系统中实现优先权管理的一个重要逻辑部件。 它与上述二 -十进制编码器的最大区别是, 优 先编码器的各个输入不是互斥的,它允许多个输入端同时为有效信号 。 优先编码器的每个输入具有不同的优先 级别,当多个输入信号有效时,它能识别输入信号的优先级别,并对其中优先级别最高的一个进行编码,产生 相应的输出代码。(2 典型芯片书 P238所示为常见 MSI 优先编码器 74LS148的管脚排列图和逻辑符号。 书 P23874LS148真值表。3. 应用举例例 用优先编码器 74LS148设计一个能裁决 16级不同中断请求的中断优先编码器。多路选择器

15、和多路分配器是数字系统中常用的中规模集成电路。其基本功能是完成对多路数据的选择与分 配、在公共传输线上实现多路数据的分时传送。此外,还可完成数据的并 -串转换、序列信号产生等多种逻辑功 能以及实现各种逻辑函数功能。因而,属于通用中规模集成电路。一 . 多路选择器多路选择器 (Multiplexer又称数据选择器或多路开关,常用 MUX 表示。它是一种多路输入、 单路输出的 组合逻辑电路。1. 逻辑特性(1 逻辑功能 :从多路输入中选中某一路送至输出端,输出对输入的选择受选择控制量控制。通常,对于一个具有 2n 路输入和一路输出的多路选择器有 n 个选择控制变量,控制变量的每种取值组合对应选中一

16、路输入 送至输出。(2 构成思想 :多路选择器的构成思想相当于一个单刀多掷开关,即 2. 典型芯片常见的 MSI 多路选择器有 4路选择器、 8路选择器 和 16路选择器 。(1 四路数据选择器 74153的管脚排列图和逻辑符号书 P240(2 四路数据选择器 74153的功能表四路数据选择器的功能表书 P240。(3 四路数据选择器 74153的输出函数表达式由功能表可知 , 当 A 1A 0=00时 ,W=D0; 当 A 1A 0 =01时 ,W=D1; 当 A 1A 0 =10时 ,W=D2; 当 A 1A 0 =11时 ,W=D3。 即在 A 1A 0的控制下 , 依次选中 D 0D

17、3端的信息送至输出端。其输出表达式为 式中, m i 为选择变量 A 1、 A 0组成的最小项, D i 为 i 端的输入数据,取值等于 0或 1。类似地,可以写出 2n 路选择器的输出表达式 式中, m i 为选择控制变量 A n-1, A n-2, , A 1, A 0组成的最小项; D i 为 2n 路输入中的第 i 路数据输入,取值 0或 1。多路选择器除完成对多路数据进行选择的基本功能外,在逻辑设计中主要用来实现各种逻辑函数功能。 (1 用具有 n 个选择控制变量的多路选择器实现 n 个变量函数一般方法:将函数的 n 个变量依次连接到 MUX 的 n 个选择变量端,并将函数表示成最小

18、项之和的形式。若 函数表达式中包含最小项 mi ,则相应 MUX 的 Di 接 1,否则 Di 接 0 。例 1用多路选择器实现如下逻辑函数的功能F(A,B,C=m(2,3,5,6(2 用具有 n 个选择控制变量的多路选择器实现 n+1个变量的函数一般方法 :从函数的 n+1个变量中任 n 个作为 MUX 选择控制变量 , 并根据所选定的选择控制变量将函数变换 成如下形式: 以确定各数据输入 Di 。假定剩余变量为 X ,则 Di 的取值只可能是 0、 1或 X,X 四者之一。例 2假定采用 4路数据选择器实现逻辑函数F(A,B,C=m(2,3,5,6 上述两种方法表明:用具有 n 个选择控制

19、变量的 MUX 实现 n 个变量的函数或 n+1个变量的函数时,不需要任何辅助电路,可由 MUX 直接实现。(3 用具有 n 个选择控制变量的多路选择器实现 n+1个以上变量的函数当函数的变量数比 MUX 的选择控制变量数多两个以上时, 一般需要加适当的逻辑门辅助实现 。 在确定各数 据输入时,通常借助卡诺图。例 3用 4路选择器实现如下 4变量逻辑函数的功能F(A,B,C,D=m(1,2,4,9, 10,11,12,14,15例 4用一片 T580双 4路选择器实现 4变量多输出函数。 函数表达式为F1(A,B,C,D=m(0,1,5,7,10,13,15F2(A,B,C,D=m(8,10,

20、12,13,15二 . 多路分配器多路分配器 (Demultiplexer又称数据分配器,常用 DEMUX 表示。 多路分配器的结构与多路 选择器正好相反,它是一种单输入、多输出组合逻辑部件,由选择控制变量决定输入从哪一路输出。书 P245为 4路分配器的逻辑符号和功能表。多路分配器常与多路选择器联用,以实现多通道数据分时传送。 通常在发送端由 MUX 将各路数据分时送上 公共传输线 (总线 , 接收端再由 DEMUX 将公共线上的数据适时分配到相应的输出端。 图 7.21所示是利用一根数 据传输线分时传送 8路数据的示意图,在公共选择控制变量 ABC的控制下,实现 D i -f i 的传送

21、(i=07 。 图 7.21 8路数据传输示意图以上对几种最常用的 MSI 组合逻辑电路进行了介绍,在逻辑设计时可以灵活使用这些电路实现各种逻辑功 能。例 5用 8路选择器和 3-8线译码器构造一个 3位二进制数 等值比较器 。解 设比较的两个 3位二进制数分别为 ABC 和 XYZ ,将译码器和多路选择器按图 7.22所示进行连接,即可 实现 ABC 和 XYZ 的等值比较。 图 7.22 比较器逻辑电路图从图 7.22可知, 若 ABC=XYZ,则多路选择器的输出 F=0,否则 F=1。例如,当 ABC=010时,译码器输出 Y 2=0 ,其余均为 1。若多路选择器选择控制变量 XYZ=A

22、BC=010,则选通 D 2送至输出端 F ,由于 D 2=Y2=0,故 F=0;若 XYZ010,则多路选择器会选择 D 2之外的其他数据输入送至输出端 F ,由于与其余数据输入端相连的 译码器输出均为 1,故 F 为 1。用类似方法,采用合适的译码器和多路选择器可构成多位二进制数比较器。3触发器教学内容:本章开始进入时序电路分析设计,对于时序电路最基本元器件触发器要掌握常用 的 RS 触发器、 JK 触发器、 D 触发器、以及钟控和边沿 RS 触发器、 JK 触发器、 D 触发器的功能、触发方式、外部工作特性。教学重点 :各种触发器的触发方式和功能。教学难点 :触发器构成方式。教学方法 :

23、课堂教学为主,辅以恰当的实验。紧密结合前面所学的基础内容,用丰富详尽的 例题,让学生充分理解集成芯片设计方法,并通过课堂练习掌握学生学习情况。 课后配套实验,让学生透彻理解课堂所学。教学要求 :重点掌握触发器的工作原理,掌握各种触发器的触发方式和功能以及应用场合的不同,了解触 发器的外部工作特性。3.4触 发 器触发器是一种具有记忆功能的电子器件。它具有如下特点: 有两个互补的输出端 Q 和 Q ; 有两个稳定状态。通常将 Q=1和 Q=0称为 “1” 状态,而把 Q=0和 Q=1称为 “0” 状态。当输入信号不发生变化时,触发器状态稳定不变; 在一定输入信号作用下,触发器可以从一个稳定状态转

24、移到另一个稳定状态。通常把输入信号作用 之前的状态称为现态 , 记作 Q n 和 Q n ,而把输入信号作用后的状态称为触发器的次态 , 记作 Q (n+1和 Q (n+1。为了简单起见,现态一般省略的上标 n ,就用 Q 和 Q 表示。显然,次态是现态和输入的函数。触发器是存储一位二进制信息的理想器件。 集成触发器的种类很多, 分类方法也各不相同, 但其 结构都 是由逻辑门加上适当的反馈线耦合而成。下面从实际应用出发,介绍几种最常用的集成触发器,重点掌握它们的外部工作特性。3.4.1基本 R-S 触发器基本 R-S 触发器是直接复位置位触发器的简称,由于它是构成各种功能触发器的基本部件,故称

25、为基 本 R-S 触发器。一 . 用与非门构成的基本 R-S 触发器1. 组成由两个与非门交叉耦合构成,其逻辑图和逻辑符号分别见书 P95。图中, Q 和 Q 为触发器的两个互补输出端; R 和 S 为触发器的两个输入端, R 称为置 0端或者复位端, S 称 为置 1端或置位端;在逻辑符号输入端加的小圆圈表示低电平或负脉冲有效,即仅当低电平或负脉冲作用于输入端时,触发器状 态才能发生变化 (常称为翻转 ,有时称这种情况为低电平或负脉冲触发。2. 工作原理(1若 R=1,S=1,则触发器保持原来状态不变 。(2若 R=1,S=0,则触发器置为 1状态 。(3若 R=0,S=1,则触发器置为 0

26、状态 。(4不允许出现 R=0,S=0。由与非门构成的 R-S 触发器的逻辑功能如表 3.5所示。表中 “d” 表示触发器次态不确定。表 3.5 基本 R-S 触发器功能表R S Q (n+1功能说明0 0 0 1 1 0 1 1 d1Q不定 置 0 置 1 不变4 触发器的次态方程:Q(n+1 = S + RQ因为 R 、 S 不允许同时为 0,所以输入必须满足约束条件:R+S=1(约束方程 实际应用中,往往要求触发器按一定的时间节拍动作,即让触发器状态的变化由时钟脉冲和输入信号共同决 定。因此, 在触发器的输入端增加了时钟控制信号, 这类触发器由时钟脉冲确定状态转换的时刻 (何时转换 ,由

27、 输入信号确定触发器状态转换的方向 (如何转换 。这种具有时钟脉冲控制的触发器称为 “ 时钟控制触发器 ” 或者 “ 定时触发器 ” 。下面介绍四种最常用的时钟控制触发器。一 . 时钟控制 R-S 触发器时钟控制 R-S 触发器的逻辑图如图 P100所示 。它由四个与非门构成。其中,与非门 G1、 G2构成基本 R-S 触发器;与非门 G3、 G4组成控制电路,通常称 为控制门。(1 无时钟脉冲作用 (即时钟控制端 C 为 0 时:控制门 G 3、 G 4被封锁。此时,不管 R 、 S 端的输入为何 值,两个控制门的输出均为 1,触发器状态保持不变。(2 有时钟脉冲作用(即时钟控制端 C 为

28、1 时 : 控制门 G 3、 G 4被打开,这时输入端 R 、 S 的值可以通过控 制门作用于上面的基本 R-S 触发器。 具体如下:当 R=0,S=0时,控制门 G 3、 G 4的输出均为 1, 触发器状态保持不变 ;当 R=0,S=1时,控制门 G 3、 G 4的输出分别为 1和 0, 触发器状态置成 1状态 ;当 R=1,S=0时,控制门 G 3、 G 4的输出分别为 0和 1, 触发器状态置成 0状态 ;当 R=1, S=1时,控制门 G 3、 G 4的输出均为 0, 触发器状态不确定(不允许 。由此可见,这种触发器的工作过程是由时钟信号 C 和输入信号 R 、 S 共同作用的;时钟

29、C 控制转换时间,输 入 R 和 S 确定转换后的状态。因此,它被称作时钟控制 R-S 触发器,其逻辑符号如图 3.32(b所示 。时钟控制 R-S 触发器的功能表、次态方程和约束条件与由或非门构成的 R-S 触发器相同 。在时钟控制触发器中,时钟信号 C 是一种固定的时间基准,通常不作为输入信号列入表中。对触发器功能 进行描述时,均只考虑时钟作用 (C=1时的情况。注意! 时钟控制 R-S 触发器虽然解决了对触发器工作进行定时控制的问题,而且具有结构简单等优点,但 依然存在如下两点不足:输入信号不能同时为 1,即 R 、 S 不能同时为 1;可能出现 “ 空翻 ” 现象。所谓“空翻”是指在同

30、一个时钟脉冲作用期间触发器状态发生两次或两次以上变化的现象。 引起空翻的原 因是在时钟脉冲作用期间,输入信号依然直接控制着触发器状态的变化。具体说,当时钟 C 为 1时,如果输入 信号 R 、 S 发生变化,则触发器状态会跟着变化,从而使得一个时钟脉冲作用期间引起多次翻转。“空翻”将造 成状态的不确定和系统工作的混乱,这是不允许的。因此,时钟控制 R-S 触发器要求在时钟脉冲作用期间输入 信号保持不变。由于时钟控制 R-S 触发器的上述缺点,使它的应用受到很大限制。一般只用它作为数码寄存器而不宜用来构成具有移位和计数功能的逻辑部件。二 . D触发器为了解决时钟控制 R-S 触发器在输入端 R

31、、 S 同时为 1时状态不确定的问题,通常对时钟控制 R-S 触发器的 控制电路稍加修改,使之变成如图 3.33(a所示的形式,这样便形成了只有一个输入端的 D 触发器。其逻辑符 号如图 P102所示。修改后的控制电路除了实现对触发器工作的定时控制外,另外一个作用是在时钟脉冲作用期间 (C=1时 ,将 输入信号 D 转换成一对互补信号送至基本 R-S 触发器的两个输入端, 使基本 R-S 触发器的两个输入信号只可能 是 01或者 10两种组合,从而消除了状态不确定现象,解决了对输入的约束问题。工作原理如下 :当无时钟脉冲作用时,即 C=0时,控制电路被封锁,无论输入 D 为何值,与非门 G 3

32、、 G 4输出均为 1, 触发器状态保持不变。当时钟脉冲作用时,即使 C=1时,若 D=0,则门 G4输出为 1,门 G3输出为 0,触发器状态被置 0;若 D=1,则门 G4输出为 0,门 G3输出为 1,触发器状态被置 1。由此可见, 在时钟作用时, D 触发器状态的变化仅取决于输入信号 D ,而与现态无关。其次态方程为 Q (n+1 = DD 触发器的逻辑功能可用表 3.7所示的功能表描述 。表 3.7 D触发器功能表D Q (n+10 1 0 1上述 D 触发器在时钟作用期间要求输入信号 D 不能发生变化,即依然存在“空翻”现象 。 工作波形如下:为了进一步解决 “ 空翻 ” 问题,

33、实际中广泛使用的集成 D 触发器通常采用维持阻塞结构, 称为维持阻塞 D 触发 器。 典型维持阻塞 D 触发器的逻辑图和逻辑符号分别如图 3.34(a和 (b 所示。 图中的 D 输入端称为数据输入端; RD 和 SD 分别称为直接置 “0” 端和直接置 “1” 端。它们均为低电平有效,即在不作直接置 “0” 和置 “1” 操作时,保 持为高电平。 图 3.34 维持阻塞 D 触发器该触发器在时钟脉冲没有到来 (C=0时, 无论 D 端状态怎样变化, 都保持原有状态不变; 当时钟脉冲到来 (C=1时,触发器在时钟脉冲的上升边沿将 D 输入端的数据可靠地置入;在上升沿过后的时钟脉冲期间, D 的

34、值可以 随意改变,触发器的状态始终以时钟脉冲上升沿时所采样的值为准。由于利用了脉冲的边沿作用和维持阻塞作 用,从而有效地防止了 “ 空翻 ” 现象。工作波形如下:例如,若输入 D=1,在时钟脉冲的上升沿,把 “1” 送入触发器,使 Q=1,Q=0 。在触发器进入 “1” 状态后,由于 置 1维持线和置 0阻塞线的低电平 0的作用,即使输入端 D 由 1变为 0,触发器的 “1” 状态也不会改变;同理, 若 D=0, 时钟脉冲的上升沿将使触发器的状态变为 Q=0,Q=1 。 由于置 0维持线和置 1阻塞线为低电平 0, 所以, 即使输入端 D 由 0变为 1,触发器的状态也维持 0态不变。可见,

35、该电路保证了触发器的状态在时钟脉冲作用 期间只变化一次 。维持阻塞 D 触发器的逻辑功能与前述 D 触发器的逻辑功能完全相同。实际中使用的维持阻塞 D 触发器有时 具有几个 D 输入端,此时,各输入之间是相 “ 与 ” 的关系。例如,当有三个输入端 D 1、 D 2和 D 3时,其次态方程 是 : Q (n+1 = D1D 2D 3由于维持阻塞 D 触发器的不存在对输入的约束问题, 克服了空翻现象, 抗干扰能力强。 因此可用来实现寄存、 计数、移位等功能。其主要缺点是逻辑功能比较简单。三 . J-K 触发器为了既解决时钟控制 R-S 触发器对输入信号的约束问题,又能使触发器保持有两个输入端的作

36、用,可将时钟 控制 R-S 触发器改进成如图 3.35(a所示的形式。即增加两条反馈线,将触发器的输出 Q 和 Q 交叉反馈到两个 控制门的输入端,利用触发器两个输出端信号始终互补的特点,有效地解决了在时钟脉冲作用期间两个输入同时为 1将导致触发器状态不确定的问题。修改后,把原来的输入端 S 改成 J , R 改成 K ,称为 J-K 触发器。其逻 辑符号 P103所示。工作原理如下 :(1在时钟脉冲未到来 (C=0时,无论输入端 J 和 K 怎样变化,控制门 G 3、 G 4的输出均为 1. 触发器保持原来状态不变。(2 在时钟脉冲作用 (C=1时,可分为 4种情况。 归纳起来, J-K 触发器的功能表如表 3.8所示 。表 3.8 J-K触发器功能表J K Q (n+1 功能说明0 0 0 1 1 0 1 1Q 0 1 Q不变 置 0 置 1 翻转其次态方程为 : Q(n+1= JQ + KQ上述 J-K 触发器结构简单,且具有较强的逻