基于FPGA的多通道HDLC通信系统设计与实现_图文

1、 基于FPGA的多通道HDLC通信系统设计与实现作者:刘岩俊, 闫海霞, LIU Yan Jun, YAN Hai Xia作者单位:刘岩俊,LIU Yan Jun(中国科学院长春光学精密机械与物理研究所,吉林,长春,130033, 闫海霞,YAN Hai Xia(吉林大学,电子学院,吉林,长春,130012刊名: 电子技术应用英文刊名:APPLICATION OF ELECTRONIC TECHNIQUE年,卷(期:2010,36(5被引用次数:0次参考文献(4条1.XILINX DevicePackage UserGuide 20072.XILINX Xilinx Spartan-3 Gen

2、eration FPGA User Guide 20083.TEXAS INSTRUMENTS TMS320F2810,TMS320F2812 Digital Signal Processors Data Manual 20034.关宗安.仲丛久.张芝贤.韦梅秀基于TMS320F2812 DSP的网络通信系统设计 2009(3相似文献(10条1.期刊论文杨剑峰.胡庆阳.钟小艳.卢护林.Yang Jianfeng.Hu Qingyang.Zhong Xiaoyan.Lu Hulin基于FPGA的多通道HDLC收发电路设计-电子科技2009,22(9为满足某遥控遥测平台的特定要求,提出了一种基于F

3、PGA的多通道HDLC收发电路的方案.在实验中,分别对发送和接收电路模块进行了分析,给出了在ModelSim SE 6.1环境下的仿真波形.考虑到单板的影响,在单板上进行回环测试,实验结果验证了设计的正确性和可靠性,目前该设计已经成功投入使用.基于PCI总线的高速多通道HDLC数据帧处理器芯片是各种网络环境和数据交换设备中的关键芯片.目前,计算机通信网络飞速发展,作为计算机主流的PCI局部总线将在光纤通信接口,高速数据的多媒体综合宽带业务中发挥重大作用.因此研究开发基于PCI总线接口和通信协议的超大规模集成电路芯片是具有应用前景和市场价值的.PCI总线资源是同一总线上的设备所共享的,每一个设备

4、都必须具备一定的本地数据缓冲能力,以避免或减少在不能立刻进行PCI总线数据传输时数据丢失的情况.目前最常用也是最方便的方式是采用先入先出存储器FIFO(First In First Out进行本地数据的缓冲.FIFO在进行数据缓冲的同时具有外部电路接口简单,易于使用的良好特性.通过为某一个用户提供足够深度的数据缓冲区,就可以解决PCI总线资源获取需要等待的问题.当一个PCI总线设备需要处理多个独立用户的数据传输时,我们可以为每一个用户都加入一个独立的FIFO用于各自的数据缓冲.但是如果用户的数量多达上百个,并且需要的存储量各不相同时,这种做法就不再适合.为了满足这类设计需要,目前主流的做法是以

5、通用的双端口SRAM为核心,结合相应的管理电路,使得每一个用户都可以得到具有深度可灵活配置、外部接口与独立FIFO完全相同等特点的本地数据缓冲区资源.能够满足这样要求的电路我们称为多通道FIFO.我们所设计的多通道FIFO目前最多支持128逻辑通道.它采用块链表的数据结构对双端口SRAM进行组织和管理,系统主机(HOST可对FIFO块链表存储器和通道状态存储器进行初始化配置.多通道FIFO内核分为收发相互独立的两个部分.每个模块的核心是数据缓冲存储器、通道状态存储器、块链表存储器及相应的传输控制电路.该芯片的FIFO模块在与一些国外同类型的商用芯片相比,芯片在线路接口速率和逻辑通道数方面进行了

6、扩展,特别是改进和完善了数据缓冲区数据管理的结构和控制算法,减轻了数据交互过程中而导致的主机系统的负担,提高了PCI总线的利用率,提升了芯片整体的性能和运行效率,具有良好的实用价值.多通道FIFO模块的关键控制电路使用可综合的VerilogHDL语言进行描述.整个设计使用现场可编程门阵列(FPGA在实际系统中进行了功能验证.3.期刊论文李娜.王英民.Li Na.Wang Yingmin多通道HDLC协议的FPGA实现-计算机测量与控制2009,17(8为满足某遥控遥测平台的特定要求,提出了一种新的基于FPGA的并行机制HDLC协议控制器,在实验中,分别对发送和接收电路模块进行了分析,给出了在M

7、odelSim SE 6.1环境下的仿真波形;同时考虑到单板的影响,在单板上进行回环测试,实验结果表明验证了设计的正确性和可靠性,目前该设计已成功应用于某通信样机中.2004,21(9文章讨论了在SoC通讯处理器芯片中的多通道通讯引擎的结构.该通讯处理器中包括了能处理不同通讯协议的微引擎,多通道微引擎是其中的一个,其实现采用了新的体系结构,4个32路通道独立运作,可支持多种工作模式,全部复用可以处理高达128路通道.每个32路通道内部采用了可重用的结构,分为协议处理为主的位处理嚣和数据处理为主的字节处理器两大部分.该设计通过了FPGA验证.在单通道高级数据链控制协议(HDLC控制器设计的基础上

8、,提出了基于现场可编程门阵列(FPGA的高效多通道HDLC控制器的设计与实现。研究了传统HDLC控制器需要结合上层软件进行链路状态判断和处理的特点,设计了一种能够自动回应和处理链路异常状态的逻辑控制器,采用全硬件实现方法且独立于上层网络,提高了单通道HDLC控制器的处理效率;HDLC通道数的增加将引起中断请求的频繁出现,针对中断频繁而导致的中央处理器(CPU任务繁重、处理能力下降的问题,设计了一种基于优先级轮循策略的中断控制器,将多通道的中断请求在FPGA内部处理,提高了多通道HDLC控制器的整体数据处理能力。最后通过实验对本文的设计和传统的设计进行了比较,计算得到单通道和多通道的数据传输性能

9、分别提升了8.8%与12.5%。该文设计了基于PCI总线的高速业务接入芯片中的数个核心电路模块:多通道高速HDLC处理器、物理接口模块和多通道高速数据缓冲区的管理和控制模块.其中多通道HDLC处理器芯片模块可以同时处理8个E1链路,最大128个逻辑通道.其基本工作原理是:首先对128个低速的HDLC通道的数据进行缓冲,然后使用一个具有分时处理能力的高速HDLC处理器,通过时分复用的方式进行数据的处理.该文设计的所有电路模块均由Xilinx公司的FPGAXV600-6(60万逻辑门实现,在实时操作系统VxWorks中进行了硬件的功能验证,且和同类型通信芯片,如Conexant公司的CN8474进

10、行了对通,验证了HDLC规范的一致性.7.期刊论文陆园琳.乔庐峰.王志功多通道高速HDLC处理器的设计与实现-电子学报2003,31(11本文详述了由一个具有分时处理能力的HDLC处理器对128逻辑通道数据进行高速、并行、实时处理的设计与实现过程,并讨论了其实现关键技术,给出了系统中关键结点的功能仿真波形图.8.期刊论文郑佳春.丁皛.ZHENG Jia-chun.DING Xiao AIS通信协议的DSP实现技术研究-中国航海2005,""(1根据AIS的通信协议,研究了采用高性能的DSP实现该协议的具体方法.详细介绍了基于DSP的AIS系统的组成,采用软件实现HDLC协议

11、的CRC校验、数据组帧、解包,数据发送,数据接收,时隙分配与管理,UTC定时等的实现方法.系统调试结果表明这些实现技术可行.本文所研究的课题是江苏省十五科技攻关项目基于PCI/Compact PCI的高速业务接入芯片,即“高速多通道HDLC(High Irevel Data LinkControl:高级数据链路协议控制器芯片的研制开发”的一部分。其主要目的是完成核心电路高级链路数据(HDLC协议处理器模块的设计。与目前的一些通用芯片中采用将多个32通道HDLC处理器进行堆叠的方法来处理更多的数据通道,设计了可以同时处理4个E1链路,最大128个逻辑通道的HDLC处理器。基本工作原理是:首先对1

12、28个低速的HDLC通道的数据进行缓冲,然后使用一个具有分时处理能力的高速HDLC处理器,通过时分复用的方式进行数据的处理。这样设计的模块在ASIC芯片资源占用和通道管理上都有明显的优势。完成了HDLC IP核数据通路和控制通路各个层次模块的设计规划,使用硬件描述语言Verilog HDL实现了IP各模块的设计;借助EDA工具ISE集成开发环境完成了IP核各模块的编程、调试和面向FPGA的布局布线;逻辑综合在Synplify综合工具中完成;使用ModleSim仿真工具对其进行了较完整的功能仿真和时序仿真;总结了Verilog语言在IP核设计中的描述风格和设计技巧。设计的所有电路模块均由Xilinx公司的FPGA-XV500-6(50万逻辑门实现,并在实际系统中进行了全面的测试。测试表明,整个电路达到了设计要求。10.期刊论文应三丛.张行.YING San-cong.ZHANG Xing基于FPGA的HDLC协议控制器-四川大学学报(工程科学版2008,40(3为了实现军航管制系统中雷达数据的可靠传输,根据HDLC协议的帧结构和循环冗余校验(CRC原理,提出了一种新型的基于并行机制的HDLC协议控制器,讨论采用FPGA新技术实现 HDLC协议帧的构成、解析模块及其内部的CRC码