北邮数电实验报告

1、2016-5-9电子工程学院北京邮电大学中国北京海淀区西土城路10号 实验报告数字电路与逻辑设计实验目 录实验名称和实验任务要求3Quartus II原理图输入法的设计与实现3用VHDL设计与实现组合逻辑电路3用VHDL设计与实现时序逻辑电路4用VHDL实现相关电路4端口说明及连接图5实验三（3）5端口说明5连接图5实验四5端口说明5连接图6VHDL代码和原理图7实验一（2）7实验三（3）7仿真波形图9实验一（2）9实验三（3）9仿真波形图分析10故障及问题分析11总结和结论13参考文献14实验名称和实验任务要求Quartus II原理图输入法的设计与实现1. 用逻辑门设计一个半加器，仿真验证

2、其功能，生成新的半加器图形模块单元；2. 用生成的半加器模块单元和逻辑门设计一个全加器模块。仿真验证，并下载到实验板。使用拨码开关作为输入，LED作为输出；3. 使用74LS138 3-8线译码器实现逻辑函数F=CBA+CBA+CBA，仿真验证功能，并下载到实验板测试。使用拨码开关作为输入，LED作为输出。用VHDL设计与实现组合逻辑电路1. 数码管译码器用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证功能，并下载到实验板验证。使用拨码开关作为输入，7段数码管作为输出。2. 8421码转Grey码译码器用VHDL语言设计并实现一个8421码转Grey码的代码转换器，仿真验证功能，并下

3、载到实验板验证。使用拨码开关作为输入，LED作为输出。3. 4人表决器用VHDL语言设计并实现一个4人表决器。多数人赞同则通过，否则不通过。仿真验证其功能。用VHDL设计与实现时序逻辑电路1. 分频器用VHDL语言实现一个12分频的分频器。要求输出占空比为50%的方波。仿真验证功能。2. 8421十进制计数器用VHDL语言实现一个带异步复位的8421十进制计数器。仿真验证功能。3. 组合计数器、分频器、数码管译码器将之前设计的组合计数器、分频器、数码管译码器链接，下载到实验板显示计数结果。用VHDL实现相关电路用VHDL语言设计并实现数码管动态扫描器，仿真验证结果并下载到实验板。端口说明及连接

4、图 实验三（3）端口说明输入端口clock, clr：时钟信号，清零信号输出端口display：控制数码管显示ctl：控制数码管阳极连接图实验四端口说明输入端口clk: 时钟信号输出端口row, r_col, g_col: 分别控制点阵行列信号连接图VHDL代码和原理图实验一（2）实验三（3）library ieee;use ieee.std_logic_1164.all;entity autoseg isport (clock, clr: in std_logic;display: out std_logic_vector(6 downto 0);ctl: out std_logic_vec

5、tor(7 downto 0);end autoseg;architecture autoseg of autoseg iscomponent div12 isport(clk: in std_logic;clear: in std_logic;clk_out: out std_logic);end component;component counter is port (clk, clear: in std_logic;counterout: out std_logic_vector(3 downto 0);end component;component seg isport (a: in

6、std_logic_vector(3 downto 0);b: out std_logic_vector(6 downto 0);control: out std_logic_vector(7 downto 0);end component;signal number: std_logic_vector(3 downto 0);signal temp_clk: std_logic;signal enable: std_logic;beginenable <= '0'u1: div12 port map(clk => clock, clear => enable

7、, clk_out => temp_clk);u2: counter port map (clk => temp_clk, clear => clr, counterout => number);u3: seg port map (a => number, b => display, control => ctl);end autoseg;仿真波形图实验一（2）实验三（3）仿真波形图分析通过仿真波形能够看出设计的结果。从实验一（2）的波形图能分析出全加器的逻辑函数S=abc_1cnext=ab+c_1(a+b)也能够直接得出全加器的真值表：输入输出c_

8、1abscnext0000000110010100110110010101011100111111从波形能看出明显的毛刺。这体现出了组合逻辑电路的冒险特性。从实验三（3）的波形图能够看出清零是异步清零。波形无毛刺。故障及问题分析在实验三的计数器中，写出代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter isport(clk, clear: in std_logic;counterout: out std_logic_vector(3 downto 0);end co

9、unter;architecture counter of counter issignal nextnum: std_logic_vector (3 downto 0);beginprocess(clk, clear)beginif clear = '1' thennextnum <= "0000"end if;if (clk'event and clk='1') thenif nextnum + 1 = "1010" thennextnum <= "0000"elsenextnu

10、m <= nextnum + 1;end if;end if;end process;counterout <= nextnum;end counter;编译器报错：Error (10818): Can't infer register for "nextnum0" at counter.vhd(20) because it does not hold its value outside the clock edge经检查，将process中的代码修正为process(clk, clear)beginif clear = '1' then

11、nextnum <= "0000"elsif (clk'event and clk='1') thenif nextnum + 1 = "1010" thennextnum <= "0000"elsenextnum <= nextnum + 1;end if;end if;end process;使得不在时钟沿if语句外修改nextnum寄存器，代码编译通过并运行正确。总结和结论通过本次数字实验课，我深刻地认识到了数字电路的巨大魅力。通过VHDL语言的学习，明白了VHDL的几个特性：1. VHDL语言是一种硬件编程语言。它有着与高级语言不同的性质。VHDL语言本质上是并发运行的语言，是用来描述硬件行为的语言，和高级软件语言行为截然不同；2. VHDL语言将复杂的门电路设计连接工作抽象成为了简单的、可读性强的类似自然语言的语句，极大地便利了数字逻辑电路的设计工作。通过本课程的学习，我还认识到了学习英语的重要性。在随堂测验中，某同学提出因不会拼写英语单词而无法完成代码的编写，这真是令