高速ADC高精度延迟锁相环占空比调节分频硕士论文

1、高速ADC时钟发生器的设计与实现【摘要】 在高速ADC中,高精度的时钟是整个芯片正常工作的保证,为了解决片外时钟的噪声、延时以及频率单一等问题,就需要在高速ADC中嵌入一个高精度的时钟发生器,来满足高速ADC对于时序的要求。基于锁相环的时钟发生器是一个可产生当今系统中所需的各种频率的低成本高效率方案,能够达到对于延迟和抖动等重要参数的更严格要求,但随着时钟频率的提高,锁相环的设计难度不断加大,而且功耗问题也尤为突出,在高频情况下更是如此。因此对于时钟发生器来说,提出新的设计方案就很有实用价值。本课题就是针对这一问题,综合考虑延时、功耗、面积等各种重要因素,设计了一种适用于500M Hz pip

2、leline ADC的时钟发生器。本次设计采用TSMC 0.18 m m工艺实现,在延迟锁相环的基础上进行了重新设计,降低了时钟发生器的设计难度和功耗,设计主要分为三个模块:时钟缓冲电路、时钟占空比调节电路和时钟分频电路。时钟缓冲器采用差分Bicmos结构实现,可以有效的对时钟信号进行放大,提高时钟信号的驱动能力;时钟占空比调节电路采用基于延迟锁相环的改进电路来实现,主要分为频率合成器、电荷泵检测电路、延迟电路和整形器,其功能是用来调节外. 更多还原【Abstract】 In high-speed ADC, the high-precision clock is the guaran

3、tee of the entire chip. in order to solve the proplems such as noise, delay, single frequency and so on, we have to embed a high-precision clock generator into the high-speed ADC to meet the timing requirements of the high-speed ADC. Nowadays, the clock generator based on PLL is such a proposal that

4、 can provide a variety of frequencies with lower cost and more efficient. It also can meet the requirements of the important parameters of dela. 更多还原 【关键词】 高速； ADC； 高精度； 延迟锁相环； 占空比； 调节； 分频； 【Key words】 high-speed； ADC； high-precision； delay-locked loop； duty-cycle； correction； frequency divide；

5、 摘要 3-4 ABSTRACT 4 第一章 绪论 7-11 1.1 课题的主要背景 7-8 1.2 课题的主要工作 8-9 1.3 本文的章节安排 9-11 第二章 高速ADC 时钟发生器的原理 11-33 2.1 基于锁相环的高速时钟产生电路 11-22 锁相环的特点及应用 11-12 锁相环的基本结构 12-20 锁相环的相位模型 20-22 2.2 锁相环稳定性分析 22-26 锁相环稳定性的概念 22 稳定性判据 22-24 几种环路的稳定性条件 24-26 2.3 相位噪声的基本理论 26-29 相位噪声和相位抖动 26-28 噪声的来源与抑制方法分析 28-29 2.4 时钟抖动

6、 29-32 时钟抖动定义 29 时钟抖动对ADC 采样的影响 29-32 2.5 本章小结 32-33 第三章 高速ADC 时钟发生器的设计与分析 33-45 3.1 时钟缓冲器的设计 33-35 3.2 基于DLL 时钟占空比调节电路的设计与分析 35-42 基于DLL 的时钟占空比调节电路整体设计 35 频率合成器设计 35-37 电荷泵检测电路设计 37-38 延迟电路设计 38-39 整形器设计 39-40 基于DLL 的时钟占空比调节电路整体仿真结果 40-42 3.3 时钟分频器设计 42-43 3.4 本章小结 43-45 第四章 高速ADC 时钟发生器的版图设计 45-52 4.1 版图设计流程 45 4.2 版图设计准则 45-49 匹配设计 46-47 抗干扰设计 47 可靠性设计 47-49