体系结构试验报告

1、体系结构实验报告实验目的通过程序，模拟cache存储过程，并通过控制变量法模拟分析Cache性能实验步骤:我们要通过老师所给程序进行模拟，并通过操作系统试验中老师所给算法生 成出，并通过里面的数据来模拟程序的局部性等特性。实验结果1、比较关联方式，控制 blockSize, CacheSize 不变:（1）、Direct_mapped(2)、Set_associate:(3) 、Fully_associate通过上述三个比较可以看出，各种映射有自己的优点。但是不难看出，增大关联度会减小 miss rate，但是增加到一定程度又会有抑制 作用。2.比较Cache大小对于性能的影响(1)、Dire

2、ct_mapped，Cache容量为 64 时:(3)、Direct_mapped , Cache容量为 256 时: C "山鼻已1,1九輿亡冷o'UocMnne：力诃甘suel各机皿c 201 .'p呵兰日$亡匕旳也售c亡r<uiye 164/128266)； 25£niock如wSirs rmnLil薯匕丄LUfHiesHitCapACit yConf lictrnngc 11/341 ； 1furRac«iKkttcNlo« -E 23B0690liit Hiin.hc；rviiss Hi in herAutiuvu Hil

3、iJmij- 2>B00OOD0O对比实验结果，不难发现，随着Cache容量的增加，Cache的命中率一直在提升。 分析原因发现，虽然Cache容量大了，但并不等于其预存的内容增多，所以 命中率会上升。3、比较Cache大小对于性能的影响。（1）、Direct_mapped，关联度为 1 时：(2)、Direct_mapped，关联度为 2 时:(3)、Direct_mapped，关联度为 4 时:(4)、Direct mapped，关联度为 8 时:I C-LIwrs1.11uweimoDw_-mets'_VieuuiI tud o l£f Pre e-crEtt.

4、qDfft!uqti'g.-i-j rIE Is-* -IrMHiFop n tiny Ret u<a lun f1± flhissH41# a 聊Canipuilsnry1XSE-C4pnic4tvConflicthHMuflfafiP = I44.MIUUM1nx5SAce r-S3NumWr (5)、Direct map ped，关联度为 16 时:可以看出，随着关联度的提高，命中率也有所增加-F口寸 灭 eqlunu >loo-q pddelu10一q < (L)S33I鹫詡MusyusLl's童wr #*L書-E.fn-sreUFKe$us

5、.H92m£百1- 阿*E 戏*% 贰严一&丫 A *u-u ks? £ Lc C3"fla 毒* 1和4£s EE* bjw 11vm>!5 q 言石-dlLlel 迟Enpxll-,.I曰右号vdd-o'w-oMn口釜lYci-teLReqlunu >loo-q p ddelu10Q<。客碱揺fflLpeo ”友quJnNMOoq 卑兰寸；賽壮 盂"什 I » IF-Jifl HHT £i izi) ±IIbe« iw I*?fr- bMio|j#E11/3Z417

6、4iil'tc!ir the v-flilur f<jr itRcX l«*a I"护1 #£/"彳片/*!(!】n Fli» 鼻切 -呂 MFH郴Hit njit« 43,et0«ftCaBpd.lBor-1Hls-ii：=1 &Cjpacitnicv-11Cdinf HetMinIhit frhnJwp=i 72 川期卄»NwnJr Z9.WO0«eaflCC«an NhriJMir » 2HU.I4WWI4通过以上三组数据不难看出，当 block numbe

7、r增加时，命中率明显增高了。 分析原因可知，这是由于程序局部性原理所造成的，当一次性多拿些附近的数据, 会有效的预测为下次用到的。通过程序可以看出，这种方法会增加程序运行时间。习题：利用 Cache模拟器CacheSimulator程序分析解决：The followi ng C program is run (with no optimizatio ns) on a mach ine with a cache that has four-word(16-byte)blocks and holds 256 bytes of data:int i, j, c, stride, array256;f

8、or (i=0; i<10000; i+)for (j=0; j<256; j=j+stride)c=arrayj+5;if we con sider only the cache activitygen erated by refere nces to thearray and we assume that in tegers are words, what is the expected miss rate when the cache is direct-mapped and stride=132 How about if stride=131 Would either of

9、 these cha nge if the cache were two-way set associative截取实验结果屏幕，分析实验结果，写出实验报告和实验心得。1、当 stride=132 时：Cache容量大小为256B,每个块大小为16B,所以Cache blocks 一共有16 个。当访问array0和array132时，分别映射到Cacheblock第0个和第1个块， 因为（132/4）mod16=1。所以当第一次方位array0时，它会产生一次 miss,并 将其从memory中取出放入cache，第一次访问array132时也会产生一次 miss， 并将其从memory中取

10、出放入cache。以后访问时都可从cache中找到，所以不 论访问几次，都是2个miss。1、当 stride=131 时：Dlock S ize fi*on range1/2/41： 5 Incorrect input.llnck Sis* fwm>*3/41: 4Niinhei = fl.洌Enter tlid value£ot ualuo f/It : 1nd.E sNunbev = 40Q0Q-6000QGHissItatc.HithateConpu 丄 s orijHissCapac it ylllssConflictNissfl.邑0的师hi t-1.=39998分析：Cache容量大小为256B,每个块大小为16B,所以Cache blocks 一共有16个。当访问 array0 和 array132 时，都将映射到 Cache block 第 0 个块，因为 (132/4)mod16=0 。所以当第一次方位arrayO时，它会产生一次miss,将其从memory中取出存入 cache,而当其第一次访问array131