关于状态机时序与功能仿真中存在的问题

1、关于状态机时序与功能仿真中存在的问题下图是一个状态机的状态转移图（黄色圆圈中的数字为该状态下的输出，曲线上方的等式为状态转移条件）图1 由s0、s1、s2、s3四种状态构成的状态机下面的代码实现了上图所示的状态机（出自VHDL经典实例黄任），library ieee;entity moore isport ( reset :in std_logic; clock : in std_logic; din : in std_logic; dout : out std_logic_vector(2 downto 0) );end;architecture mooremachine of moore

2、is type state_type is (s0,s1,s2,s3);signal presentstate:state_type;signal nextstate :state_type;begin state_reg: process(reset,clock) /*综合成时序逻辑，很可能是一个D触发器*/ begin if reset='1' then /*这里的nextstate信号即是该D触发器的输入， presentstate<=s0; presentstate信号即是D触发器的输出*/ elsif rising_edge(clock) then presen

3、tstate<=nextstate; end if; end process;change_state: process(presentstate,din) /*综合成组合逻辑，输出即是nextstate信号，故存在延时*/ begin case presentstate is when s0=> if din='1' then nextstate<=s1; else nextstate<=s0; end if; dout<="001" when s1=> if din='1' then nextstate

4、<=s2; else nextstate<=s1; end if; dout<="011" when s2=> if din='1' then nextstate<=s3; else nextstate<=s2; end if; dout<="101" when s3=> if din='1' then nextstate<=s0; else nextstate<=s1; end if; dout<="111" end case; end

5、 process;end;将上面的代码在quartus 6.0中编译后可以得到一些它的功能仿真图。（设定复位后presentstate的初始状态为：s0 ）首先看如下输入波形时的功能仿真图形，其结果很容易分析，与预期的一致。图2 功能仿真图形再看一种特殊输入波形条件下的功能仿真图形，通过特殊情形来寻找问题图3 功能仿真图形从图中可以清楚的看到，在时钟的上升沿时刻，因为功能仿真时不考虑由presentstate和din构成的组合逻辑的延迟。也就是说：两者构成的组合逻辑的输出结果，即nextstate信号在时钟clock的上升沿时刻，恰好也是din的下降沿时刻，din和presentstate组合逻辑的结果始终是s0，最终导致了状态机presentstate保持s0态! 这也是很容易理解的。接着看它的时序仿真图，这下就有问题了！图4 时序仿真图型很明显，用quartus II 在进行时序仿真时，考虑了组合逻辑延迟，建立时间、保持时间等。可是我的疑惑在于，在图中50ns处，clock与din同时出现跳变。din与presentstate组合逻辑的结果（即nextstate）应